JPH0121570Y2 - - Google Patents

Description

【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、不飽和形式のドレイン電圧対ドレイ
ン電流特性（以下、単に不飽和特性と称する）を
得るに好適な横形接合電界効果トランジスタに関
し、特にチヤンネル構造の改良に関するものであ
る。

〔考案の概要〕

本考案は、横形接合電界効果トランジスタにお
いて、各々埋込み層からなるソース補助領域及び
ドレイン補助領域を設けると共にこれらの補助領
域間の基板半導体部分に対向して高抵抗半導体層
の表面にゲート領域を形成して該高抵抗半導体層
の一部からなる導電チヤンネルを定めたことによ
り短チヤンネル化を図つたものである。

〔従来の技術〕

第１図は従来の網状のゲートを埋込んだマルチ
チヤンネル縦形接合電界効果トランジスタの断面
図であり、このトランジスタにあつては、チヤン
ネルを含むドレイン領域に高抵抗層を用いて変換
コンダクタンスを向上させ、チヤンネルの長さ
に対する幅ａの比／ａを小さくすることによ
り、ソース・ドレイン間の直列抵抗を低く押さえ
て不飽和形特性を得ている。

しかしながら、かかる縦形接合電界効果トラン
ジスタは低内部抵抗、高耐圧という特徴があるも
のの、信号用としては縦形の形態上、接合容量が
大きいこと、ゲートの直列抵抗が大きいこと、ゲ
ート（高不純物濃度層）を埋込むことの製造上の
困難性等の問題がある。

これらの問題に対処するため、不飽和特性を示
す横形接合電界効果トランジスタも特開昭49−
18475号公報等によつて提案されており、ゲート
直列抵抗を小さくできること、接合容量を小さく
し易いこと、製造工程が簡単であること等の利点
から注目されていが未だ未解決の問題も多い。

第２図ａ及びｂは、上記公報のものと同様の電
界効果トランジスタの平面構造及び断面構造をそ
れぞれ示しており、このトランジスタは次のよう
にして製作される。すなわち、ｐ型半導体基板１
１の主表面上にドーナツ状のn⁺型埋込み層１６
を介してn^-型高抵抗半導体層１２をエピタキシ
ヤル成長処理により形成した後、半導体層１２の
表面にリング状のp⁺型ゲート領域１３をそこか
ら拡がる空乏層１７が埋込み層１６に取囲まれた
基板半導体部分１１Ａから拡がる空乏層１８に接
近するように形成し、さらに半導体層１２の表面
には基板半導体部分１１Ａに対向してn⁺型ソー
ス領域１４を形成すると共に埋込み層１６のリン
グ状部分に対向してリング状のn⁺型ドレイン領
域１５を形成する。

〔考案が解決しようとする課題〕

第２図ｃは、第２図ｂの構造の一部を拡大して
示すもので、これを参照して従来技術の問題点を
説明する。

第２図ｃの構造によると、導電チヤンネルは、
ゲート領域１３のソース側の側方で基板半導体部
分１１Ａの平面に対して斜め上方に延長するよう
に定められ、チヤンネル厚さはゲート領域１３と
基板半導体部分１１Ａとの間の距離に対応して決
定され、チヤンネル長さは埋込み層１６とソース
領域１４との間の距離に対応して決定される。

ここで、ゲート領域１３及び半導体部分１１Ａ
間の距離は、ゲート領域１３の深さのみならず、
半導体部分１１Ａの平面に平行する方向のゲート
領域１３の位置にも依存するので、ゲート拡散時
の位置合せずれ等によりばらつきが大きい。ま
た、埋込み層１６及びソース領域１４間の距離
も、埋込み層１６の平面に平行する方向のソース
領域１４の位置に依存するので、ソース・ドレイ
ン拡散時の位置合せずれ等によりばらつきが大き
い。従つて、チヤンネル寸法の再現性、ひいては
不飽和特性の再現性が良好でなく、製造歩留りが
低いという問題点がある。

その上、動作状態にあつては、ゲート領域１３
から拡がる空乏層１７がソース側よりドレイン側
に大きく拡がるので、わずかなゲート電圧では空
乏層１７が空乏層１８まで到達せず、破線１７′
で示すようなピンチオフ状態に至るには相当大き
なゲート電圧を必要とする。すなわち、小さなゲ
ート電圧変化で大きなドレイン電流変化を生じさ
せるのが困難であり、変換コンダクタンスが低い
という問題点がある。

このような問題点に対処するには、ゲート領域
１３を半導体部分１１Ａの方へさらに近づけて形
成することが考えられるが、このようにすると、
ゲート領域１３がソース領域１４に接近するた
め、ゲート−ソース間耐圧が低下する不都合があ
る。そこで、ソース領域１４をゲート領域１３か
ら遠ざけて形成することを余儀なくされ、このよ
うにすると、実質的なチヤンネル長が増大してソ
ース−ドレイン間の直列抵抗が増加し、周波数特
性の低下を招いたり、良好な不飽和特性が得られ
なかつたりする不都合がある。換言すれば、チヤ
ンネル長を短縮しようとすると、ゲート領域１３
を半導体部分１１Ａからドレイン寄りに遠ざけて
形成せざるを得ず、このようにすると、変換コン
ダクタンスが低下する不都合を免れない。

要するに、第２図ｃのものでは、ゲート−ソー
ス間耐圧を低下させることなく変換コンダクタン
スを高くするのが困難であると共に、変換コンダ
クタンスを低下させることなく短チヤンネル化を
図るのが困難であるという問題点がある。

本考案の目的は、上記のような問題点を解決
し、電気的特性並びに製造容易性が改善された横
形接合電界効果トランジスタを提供することにあ
る。

〔課題を解決するための手段〕

第３図は、本考案の一実施例による横手接合電
界効果トランジスタを示すもので、これを参照し
て本考案の構成を説明する。本考案の電界効果ト
ランジスタは、半導体基板１と、ソース及びドレ
イン補助領域６１，６２と、高抵抗半導体層２
と、ゲート領域３と、ソース及びドレイン領域
４，５とをそなえている。

半導体基板１は、第１導電型（例えばｐ型）を
有するものである。

ソース及びドレイン補助領域６１，６２は、第
１導電型とは反対の第２導電型（例えばｎ型）を
それぞれ有するもので、半導体基板１の主表面に
互いに離間して形成される。

高抵抗半導体層２は、ソース及びドレイン補助
領域６１，６２より不純物濃度の低い第２導電型
を有するもので、半導体基板１の主表面上にソー
ス及びドレイン補助領域６１，６２をおおうよう
にエピタキシヤル成長処理により形成される。

ゲート領域３は、第１導電型を有するもので、
ソース及びドレイン補助領域６１，６２に挟まれ
た基板半導体部分１Ａとの間に高抵抗半導体層２
の一部からなる導電チヤンネルを定めるべく該基
板半導体部分１Ａに対向して高抵抗半導体層２の
表面に形成される。

ソース及びドレイン領域４，５は、高抵抗半導
体層２より不純物濃度の高い第２導電型をそれぞ
れ有するもので、ソース及びドレイン補助領域６
１，６２各々の少なくとも一部にそれぞれ対向し
て高抵抗半導体層２の表面に形成される。

そして、ソース領域に与えられるソース電位に
基づいてソース補助領域を実効的なソースとして
働かせると共に、ドレイン領域に与えられるドレ
イン電位に基づいてドレイン補助領域を実効的な
ドレインとして働かせるようにする。

〔作用〕

上記した本考案の構成によれば、導電チヤンネ
ルは、ソース及びドレイン補助領域６１，６２に
挟まれた基板半導体部分１Ａとゲート領域３との
間で該半導体部分１Ａの平面にほぼ平行に延長す
るように定められ、チヤンネル厚さはゲート領域
３と該半導体部分１Ａとの間の距離に対応して決
定され、チヤンネル長さはソース及びドレイン補
助領域６１，６２間の距離に対応して決定され
る。

ここで、基板半導体部分１Ａとゲート領域３と
の間の距離は、ゲート領域３の深さに依存する
が、基板半導体部分１Ａの平面に平行する方向の
ゲート領域３の位置には依存しないので、ゲート
形成時の位置合せずれ等によりばらつくことがな
く、しかも、ゲート領域３の深さは、選択拡散法
等の通常の不純物導入処理により精度良く決定で
きる。また、ソース及びドレイン補助領域６１，
６２間の距離は、選択拡散法等の通常に不純物導
入処理によりソース及びドレイン補助領域６１，
６２を同時的に形成すれば従来のような位置合せ
が不要となるので、精度良く決定できる。従つ
て、チヤンネル寸法の再現性、ひいては不飽和特
性の再現性が良好となり、製造歩留りが大幅に向
上する。

その上、動作状態において、第３図に示すよう
にゲート領域３から拡がる空乏層７は、基板半導
体部分１Ａに最も近い部分で該部分１Ａからの空
乏層８に接触可能となるので、わずかなゲート電
圧でも容易にピンチオフ状態に至るようになり、
高い変換コンダクタンスを得ることができる。こ
の場合、基板半導体部分１Ａの平面に平行する方
向のゲート領域３の位置は若干ずれても、従来の
場合とは異なりピンチオフ動作に影響することが
ない。これは、チヤンネルが基板半導体部分１Ａ
の平面にほぼ平行に定められるからである。ま
た、ゲート領域３は、従来の場合とは異なり高変
換コンダクタンスを得るためにソース寄りに特別
に近づけて形成する必要もない。

さらに、ピンチオフ点（真性ゲートポイント）
へのキヤリヤ注入は、ソース補助領域６１から行
なわれるので、このソース補助領域６１が実効的
なソースとして作用する。従つて、ソース領域４
をゲート領域３からある程度離して形成しても実
効的なソース位置で決まるゲート−ソース間直列
抵抗は小さく維持でき、しかもソース領域４をゲ
ート領域３から遠ざけることで表面リーク電流を
少なくしてゲート−ソース間耐圧を向上させるこ
とができる。換言すれば、チヤンネル長さは、ソ
ース及びドレイン補助領域６１，６２の間の距離
に応じて決まり、ソース領域４の位置には直接関
係しないので、ゲート−ソース間耐圧を犠性にせ
ずに短チヤンネル化を達成することができ、良好
な不飽和特性及び高周波特性が得られる。

〔実施例〕

次に、本考案の横形接合電界効果トランジスタ
を不飽和特性が得られるように製作する場合につ
いて実施例を説明する。

例えばｐ型シリコンからなる半導体基板の主表
面には、周知の選択拡散処理によりｎ型のソース
及びドレイン補助領域６１，６２が互いに所定の
距離（チヤンネル長さ）だけ離間して同時的に
形成される。その後、基板上面に例えば10μm程
度の厚さのn^-型高抵抗半導体（シリコン）層２
がエピタキシヤル成長処理により形成される。こ
の場合、半導体層２の不純物濃度は、空乏層を拡
がりやすくするために５×10¹⁴atoms／cm³以下
（例えば１×10¹³atoms／cm³）に設定するのが好
ましい。ソース及びドレイン補助領域６１，６２
は、半導体層２におおわれ、いわゆる埋込み層の
状態となる。

次に、半導体層２の表面には、ソース及びドレ
イン補助領域６１，６２に挟まれた基板半導体部
分１Ａに対向してp⁺型ゲート領域３が選択拡散
処理により形成される。この結果、半導体部分１
Ａとゲート領域３との間には、半導体部分１Ａの
平面にほぼ平行した導電チヤンネルが定められ
る。この場合、半導体部分１Ａとゲート領域３と
の間の距離（チヤンネル厚さ）ｔは、10μm以下
にするのが好ましく、距離に対する距離ｔの比
／ｔはなるべく小さく、例えば0.1〜10の範囲
内に設定するのが好ましい。

次に、半導体層２の表面には、ソース補助領域
６１の一部に対向するn⁺型ソース領域４及びド
レイン補助領域６２の一部に対向するn⁺型ドレ
イン領域５が選択拡散処理により同時的に形成さ
れる。この場合、ゲート領域３に対するソース及
びドレイン領域４，５の形成位置は、所望のゲー
ト−ソース間耐圧及びゲート−ドレイン間耐圧が
得られるように適宜設定するが、ゲート領域から
の空乏層７の拡がりを考慮すると、ゲート領域３
に対する離間距離はソース領域４よりドレイン領
域５の方を大きくするのが望ましい。一例とし
て、ゲート領域３とドレイン領域５との距離は、
10μm以上にすることができる。

この後は、周知の方法により、ゲート領域３、
ソース領域４、ドレイン領域５及び基板１にそれ
ぞれ電極層を設ける。基板１は第２ゲートとして
作用するもので、所望により電圧を印加するか又
は接地する。

第４図は、上記実施例に従つて製作された横形
接合電界効果トランジスタの一特性例として、ゲ
ート電圧V_Gをパラメータとするドレイン電圧V_D
対ドレイン電流I_Dの特性曲線を示すもので、これ
により、良好な不飽和特性が得られていることが
わかる。

なお、上記実施例では、ｎチヤンネルトランジ
スタについて説明したが、各半導体要素の導電形
式を図示したものとは反対にすることによりｐチ
ヤンネル横形接合電界効果トランジスタを簡単に
実現することができ、このｐチヤンネル横形トラ
ンジスタは縦形構造のものより製作しやすい利点
がある。

〔考案の効果〕

以上のように、この考案によれば、各々埋込み
層からなるソース及びドレイン補助領域を設ける
と共にこれらの補助領域間の基板半導体部分に対
向して高抵抗半導体層の表面にゲート領域を形成
して該高抵抗半導体層の一部からなる導電チヤン
ネルを定めると共にソース及びドレイン補助領域
をそれぞれ実効的なソース及びドレインとして働
かせるようにしたので、変換コンダクタンス及び
ゲート−ソース間耐圧の向上を伴つて短チヤンネ
ル化を達成することができ、短チヤンネル化によ
り不飽和特性、周波数特性等の電気的特性が改善
される効果が得られるものである。

その上、チヤンネル寸法を再現性よく定めるこ
とができるので、製造歩留りが向上する付加的効
果も得られるものである。

【図面の簡単な説明】

第１図は従来の縦形接合電界効果トランジスタ
を示す断面図、第２図ａ，ｂ及びｃは従来の横形
接合電界効果トランジスタのそれぞれ平面図、断
面図及び一部拡大断面図、第３図は本考案の一実
施例よる電界効果トランジスタを示す断面図、第
４図は本考案のトランジスタにおけるドレイン電
圧V_Dとドレイン電流I_Dとの関係を示す特性図であ
る。 １……半導体基板、２……高抵抗半導体層、３
……ゲート領域、４……ソース領域、５……ドレ
イン領域、６１……ソース補助領域、６２……ド
レイン補助領域。

Claims (1)

1. 【実用新案登録請求の範囲】 (a) 第１導電型を有する半導体基板と、 (b) この半導体基板の主表面に互いに離間して形
   成され、前記第１導電型とは反対の第２導電型
   をそれぞれ有するソース補助領域及びドレイン
   補助領域と、 (c) 前記半導体基板の前記主表面上に前記ソース
   補助領域及び前記ドレイン補助領域をおおうよ
   うに形成され、該ソース補助領域及び該ドレイ
   ン補助領域より不純物濃度の低い第２導電型を
   有する高抵抗半導体層と、 (d) 前記ソース補助領域及び前記ドレイン補助領
   域に挟まれた基板半導体部分との間に前記高抵
   抗半導体層の一部からなる導電チヤンネルを定
   めるべく該基板半導体部分に対向して前記高抵
   抗半導体層の表面に形成された第１導電型のゲ
   ート領域と、 (e) 前記ソース補助領域の少なくとも一部に対向
   して前記高抵抗半導体層の表面に形成され、該
   高抵抗半導体層より不純物濃度の高い第２導電
   型を有するソース領域と、 (f) 前記ドレイン補助領域の少なくとも一部に対
   向して前記高抵抗半導体層の表面に形成され、
   該高抵抗半導体層より不純物濃度の高い第２導
   電型を有するドレイン領域とをそなえ、 前記ソース領域に与えられるソース電位に基づ
   いて前記ソース補助領域を実効的なソースとして
   働かせると共に、前記ドレイン領域に与えられる
   ドレイン電位に基づいて前記ドレイン補助領域を
   実効的なドレインとして働かせるようにしたこと
   を特徴とする電界効果トランジスタ。