JPH0254936A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体基板上に形成された、少なくともＭＯ
Ｓ型トランジスタを含んでＲＩｖ成される内部回路と、
同じく、少なくともＭＯＳ型トランジスタを含んで構成
される外部からの過大な静電気などのサージ入力に対し
て内部回路を保護するための周辺回路の構造、特に周辺
回路のＭＯＳ型トランジスタ構造に関する。

［発明の概要］ 本発明は、周辺回路のＭＯＳ型トランジスタのソース拡
散層への配線電極が、ＭＯＳ型トランジスタのゲート電
極を覆い、なおかつドレイン拡散層の少なくとも一部を
Ｍ５ことにより、静電気などの外部からのサージ入力に
対する保護効果の増大を計る様にしたものである。

［従来の技術］ 従来の静電気などの外部からのサージ入力に対する保護
としては、ポンディングパッド部と内部回路とのｊ１５
に、拡散抵抗やＰＯＬＹ−３ｉ抵抗などの各種の抵抗や
、ダイオード、トランジスタなどを組み合わせて保護回
路を構成し、保護していた。

［発明が解決しようとする課Ｍ］ 近年、トランジスタの微細化が進んで来ておりトランジ
スタの構造としても、ホットキャリア対策として、例え
ばドレイン拡散層がヒ素の高濃度拡散層とリンによる低
濃度拡散層により構成されたＬＤＤ（Ｌｉｇｈｔｌｙ　
　Ｄｏｐｅｄ　　Ｄｒａ　ｉ　ｎ　）　＋Ｎｔ造や、ヒ
素とリンの拡散係数の違いを利用して低濃度領域を設け
る２重拡散構造が、２μｍ以下のトランジスタチャンネ
ル長から積極的に採用されて来ている。このようにトラ
ンジスタの微細化が進み、低濃度領域をもったドレイン
構造になってくると、（例えばａ’Ｉ）ｕｖｖｕｒｙ、
　Ｒ，Ａ。

ＭｃＰｈｅｅ、Ｄ＋Ａ、Ｂａｇｌｅｅ　ａｎｄ　Ｒ，Ｎ
、Ｒｏｕｎｔｒｅｓ。

ｎＥＳＤ　ＰＲＯＴＥＯＴＩＯＮ　ＲＥＬＩＡＢＩＬＩ
ＴＹ　ＩＮ　１ｐＭＯＭＯＳＴＥＯＨＢＪＯＬＯＧ工Ｋ
Ｓ”ＩＨＰｒｏｃ、工ＲＰＳ　、　ｐｐ１９９−２０５
（１９８６）　　）チャンネル長の減清とあいまって、
トランジスタ自体のサージ入力に対する破壊強度は著し
く弱くなるため、従来の技術ではサージ入力に対する保
護効果が十分でなくなってくる。特にトランジスタのド
レインが直接、ポンディングパッドに繋がれるような出
力端子についてはトランジスタ自体のサージ耐量が、出
力端子のサージ耐量となるため、トランジスタの微細化
によるトランジスタのサージ耐量の低下の影響を大きく
受けてしまうという課題を有する。そこで本発明はこの
ような課題を解決するもので、その目的とする所は、ト
ランジスタを微細化しても十分な保護効果をもった半導
体装置を提供する所にある。

［課題を解決するための手段］ 本発明の半導体装置は、周辺回路のＭＯＳ型トランジス
タのソース拡散層への配線電極が、前記ＭＯＳ型トラン
ジスタのゲート電極を覆い、なおかつドレイン拡散層の
少なくとも一部を覆っていることを特徴とする。

［実施例コ 第１図は、本発明の半導体装置の一実施例に於ける主要
断面図であり、第２図は、本発明の半導体装置の一実施
例に於ける主要平面図である。以下、第１図、第２図に
従い、本発明の半導体装置を説明する。

ここでは、２重拡散構造をもつＮチャンネルトランジス
タについて説明する。

１０１はＰ型のＳ１基板であり、例えば、比抵抗として
１０Ω・画の基板を使う。１０２は素子分離用の絶縁膜
で有り、例えばＬＯＯＯＳ法などを用いて形成する。１
０５はゲート酸化膜であり、例えば熱酸化法により、約
５００Ｘの酸化膜を形成する。１０４はゲート電極とな
る、例えばポリＳ１である。１０５はドレイン拡散層を
構成するＮ型高濃度拡散層であり、例えばヒ素を５Ｅ１
５ｃｍ−２イオン注入することにより形成する。

１０６は同じく、ドレイン拡散層を構成するＮ型低濃度
拡散層であり、例えばリンを１Ｋ１４ｃｒｎ−２イオン
注入することにより、形成する。１０７と１０８はソー
ス拡散ノーを形成するＮ型高濃度拡散層、及び低濃度拡
散層であり、１０５　ｔ、　１０６と同時に形成する。

１１０はソース拡散層となる配線電極で、本発明の趣旨
により、ゲート電極を越え、ドレイン拡散層の一部を覆
っている。また、このソースへの配線電極は、通常、１
ｏ１の基板の電位と同電位となっている（図示せず）。

そして、形成方法としては、例えば、Ａ１を約１μｍス
パッタすることにより形成する。１０９は配線電極と、
ゲート電極を分離するための眉間絶縁膜であり、例えば
、５１０２を約５０００久、気相成長法により形成する
。１１１は、ドレインへの配線電極であり、ソースへの
配線電極と同じく、例えばＡ１で形成する。さて、素子
の微細化が進んで来ると、ドレイン拡散層の幅２０１も
段々小さくなって（る。一方、ドレインへの配線電極の
幅２０２は電流容量を稼ぐために太（したい。当然の結
果として、ドレイン電極１１１はゲート電極１０４上に
被さるようになる。このようにドレイン電極がゲート電
極に被さるようになると、ドレイン電極にプラスの極性
の静電気が印加された時に、ドレイン拡散層の空乏層１
１２はドレイン電極の電位に引っ張られ、ドレインの低
濃度拡散層中で湾曲してしまう。その品分を１１３に示
すこうなると、１１３の部分の電界は極度に大きく成り
、ひいては静電気耐圧を低下させてしまうことが分かっ
た。また、このような効果は、２重拡散構造や、ＬＤＤ
構造のようにドレイン拡散層が高濃度拡散層と、低濃度
拡散層とで構成されている様な場合に著しいことも分か
った。そこで本発明のように、ソース電極でゲート電極
を越え、ドレイン拡散層の一部を覆うようにしてやると
、このような効果はなくなり、静電気耐圧の向上が計れ
ることがわかった。実際の静電気耐圧のイ直としては、
従来のドレイン電極がゲート電極を覆った場合が２００
ｐ？、０Ωの条１４（ＭａｃｈｉｎｅＭｏｄｅｌ　　）
で、２００ｖであったのに対し、本発明によれば、３０
０Ｖの静電気耐圧が得られたまた、このソース電極とド
レイン拡散層との距離、２０５は１μｍ以上とすること
により、前述したような空乏層の湾曲がなくなり、静電
気耐圧が向上することも分かった。

以上の説明においては、２重拡散構造をもつＮチャンネ
ルトランジスタについて説明したが、ＬＤＤ構造につい
ても本発明が適用出来ることは言うまでもない。

［発明の効果］ 以上述べてきた様に本発明の半導体装置のよれば、周辺
回路のＭＯＳ型トランジスタのソース拡散層への配線電
極が、半纏体基板と導電位でありＭＯＳ型トランジスタ
のゲート′ＦＩＬ極を覆い、なおかつドレイン拡散層の
少な（とも一部を覆っているため、静電気などの外部か
らのサージ入力に対する保護効果の増大を計れるという
効果を有する。

【図面の簡単な説明】

第１図は不発明の一実施例を示す主要断面図。 第２図は本発明の一実施例を示す主要平面図。 １０１・・・・・・Ｐ型Ｓ１基板 １０２・・・・・・素子分離膜 １０３・・・・・・ゲート酸化膜 １０４・・・・・・ゲート電極 １０５．１０７・・・・・・高濃度拡散層１０６　、１
０８・・・・・・低濃度拡散層１０９・・・・・・層間
絶縁膜 １１０・・・・・・ソース電極 １１１・・・・・・ドレイン電極 １１２・・・・・・ドレイン拡散層の空乏層３・・・・
・・空乏層の湾曲部 １・・・・・・ドレイン拡散層の幅 ２・・・・・ドレイン電極の幅 ３・・・・・・ソース電極とゲート電極との距雛以　　
」二

Claims (4)

【特許請求の範囲】
1. （１）半導体基板上に形成された、少なくともＭＯＳ型
   トランジスタを含んで構成される内部回路と、少なくと
   もＭＯＳ型トランジスタを含んで構成される周辺回路よ
   りなる半導体装置において、前記周辺回路のＭＯＳ型ト
   ランジスタのソース拡散層への配線電極が、前記半導体
   基板と同電位であり、前記ＭＯＳ型トランジスタのゲー
   ト電極を覆い、なおかつドレイン拡散層の少なくとも一
   部を覆っていることを特徴とする半導体装置。
2. （２）前記ＭＯＳ型トランジスタのドレイン拡散層が、
   低濃度領域と、高濃度領域で形成されていることを特徴
   とする請求項１記載の半導体装置。
3. （３）前記低濃度領域がリンによる拡散層で有り、前記
   高濃度拡散層がヒ素による拡散層であることを特徴とす
   る請求項１又は請求項２記載の半導体装置。
4. （４）前記ソース拡散層への配線電極が、少なくとも１
   μｍ以上ドレイン拡散層を覆っていることを特徴とする
   請求項１又は請求項２、請求項３記載の半導体装置。