JPH025538Y2 - - Google Patents
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- JPH025538Y2 JPH025538Y2 JP1984118664U JP11866484U JPH025538Y2 JP H025538 Y2 JPH025538 Y2 JP H025538Y2 JP 1984118664 U JP1984118664 U JP 1984118664U JP 11866484 U JP11866484 U JP 11866484U JP H025538 Y2 JPH025538 Y2 JP H025538Y2
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- circuit
- bonding pad
- elements
- thin metal
- pads
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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Landscapes
- Wire Bonding (AREA)
Description
【考案の詳細な説明】
産業上の利用分野
本考案は基板内で複数の回路素子にて回路を構
成した半導体装置に関する。
成した半導体装置に関する。
従来の技術
モノリシツク半導体集積回路素子は半導体基板
内に半導体素子を含むコンデンサ、抵抗等の回路
素子を形成し、各回路素子を配線して回路を構成
すると共に回路の要部を基板上のボンデイングパ
ツドに接続したもので、この素子のボンデイング
パツドが外部電極に接続されて用いられる。
内に半導体素子を含むコンデンサ、抵抗等の回路
素子を形成し、各回路素子を配線して回路を構成
すると共に回路の要部を基板上のボンデイングパ
ツドに接続したもので、この素子のボンデイング
パツドが外部電極に接続されて用いられる。
ところで半導体集積回路素子は回路素子数が多
く、特性のばらつきを最小に抑える考慮がなされ
ている。例えば抵抗素子やコンデンサ素子は複数
個並列接続しておいて、各素子間の電気的特性を
測定しつつトリミングして所定の特性に近似させ
るようにしている。
く、特性のばらつきを最小に抑える考慮がなされ
ている。例えば抵抗素子やコンデンサ素子は複数
個並列接続しておいて、各素子間の電気的特性を
測定しつつトリミングして所定の特性に近似させ
るようにしている。
このトリミング作業の一例を第３図から説明す
る。１は半導体集積回路素子で、基板２上に半導
体素子（図示せず）を含む回路素子（図示例では
抵抗素子）３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ
を形成し、回路の要部をボンデイングパツド４
ａ，４ｂ，４ｃ……に接続したものである。図示
例では抵抗素子３ａの一端はボンデイングパツド
４ａに、他端は並列接続された抵抗素子３ｂ，３
ｃ，３ｄの一端に接続され各抵抗素子３ｂ，３
ｃ，３ｄの他端はボンデイングパツド４ｂに接続
されている。
る。１は半導体集積回路素子で、基板２上に半導
体素子（図示せず）を含む回路素子（図示例では
抵抗素子）３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ
を形成し、回路の要部をボンデイングパツド４
ａ，４ｂ，４ｃ……に接続したものである。図示
例では抵抗素子３ａの一端はボンデイングパツド
４ａに、他端は並列接続された抵抗素子３ｂ，３
ｃ，３ｄの一端に接続され各抵抗素子３ｂ，３
ｃ，３ｄの他端はボンデイングパツド４ｂに接続
されている。
ここで直並列接続された抵抗素子３ａ〜３ｄの
抵抗値が特性に影響を及ぼす場合にはボンデイン
グパツド４ａ，４ｂ間の抵抗値等を測定しつつレ
ーザ光等で並列接続された抵抗素子３ｃ，３ｄを
切断して所定の抵抗値に合せるトリミングが行わ
れる。
抵抗値が特性に影響を及ぼす場合にはボンデイン
グパツド４ａ，４ｂ間の抵抗値等を測定しつつレ
ーザ光等で並列接続された抵抗素子３ｃ，３ｄを
切断して所定の抵抗値に合せるトリミングが行わ
れる。
この場合、抵抗３ａ〜３ｄが他の回路素子から
独立していることはなく、例えば図示点線で示す
抵抗素子３ｅ，３ｆ等により閉回路が形成される
ことがある。このとき抵抗素子３ｅ，３ｆの抵抗
値が直並列回路３ａ〜３ｄの抵抗値より小さい場
合や非直線性の素子では測定の誤差が大きく、正
確なトリミングが困難であるという問題があつ
た。
独立していることはなく、例えば図示点線で示す
抵抗素子３ｅ，３ｆ等により閉回路が形成される
ことがある。このとき抵抗素子３ｅ，３ｆの抵抗
値が直並列回路３ａ〜３ｄの抵抗値より小さい場
合や非直線性の素子では測定の誤差が大きく、正
確なトリミングが困難であるという問題があつ
た。
そこで、このような場合には直並列回路３ａ〜
３ｄに対して大きな影響を及ぼす他の回路素子と
の接続部分で回路を切断し、他の回路素子を例え
ば第４図に示すようにボンデイングパツド４b′に
接続して、トリミング後、金属細線５ａ，５ｂ，
５ｃを介して外部電極（外部リード）６ａ，６
ｂ，……に接続する際に、ボンデイングパツド４
ｂ，４ｃをそれぞれ金属細線５ｂ，５ｃを介して
１つの外部電極６ｂに接続することが行われてい
る。
３ｄに対して大きな影響を及ぼす他の回路素子と
の接続部分で回路を切断し、他の回路素子を例え
ば第４図に示すようにボンデイングパツド４b′に
接続して、トリミング後、金属細線５ａ，５ｂ，
５ｃを介して外部電極（外部リード）６ａ，６
ｂ，……に接続する際に、ボンデイングパツド４
ｂ，４ｃをそれぞれ金属細線５ｂ，５ｃを介して
１つの外部電極６ｂに接続することが行われてい
る。
考案が解決しようとする問題点
しかしながら、この方法では金属細線の使用量
が多いため、高価な金線を用いる場合には材料費
が多くかかるという問題があつた。
が多いため、高価な金線を用いる場合には材料費
が多くかかるという問題があつた。
またボンデイングの時間も長くなる欠点があつ
た。
た。
さらにはトリミングを要する部分が多い半導体
素子ではボンデイングパツドの数も多くなり、ボ
ンデイングパツドの面積が制限されボンデイング
作業が困難となる欠点があつた。
素子ではボンデイングパツドの数も多くなり、ボ
ンデイングパツドの面積が制限されボンデイング
作業が困難となる欠点があつた。
問題点を解決するための手段
本考案は上記問題点に鑑み提案されたもので、
基板内で少くとも１つの閉回路を構成する複数の
回路素子の接続点にボンデイングパツドを設け、
このボンデイングパツドと外部電極とを金属細線
にて電気的に接続したものにおいて、上記ボンデ
イングパツドは各回路素子に電気的に接続され互
に分離された小パツドに分割され、金属細線の一
端部乃至中間部を各小パツドに接続して前記閉回
路を構成することにより、上記欠点や問題点を除
去した半導体集積回路装置を提供する。
基板内で少くとも１つの閉回路を構成する複数の
回路素子の接続点にボンデイングパツドを設け、
このボンデイングパツドと外部電極とを金属細線
にて電気的に接続したものにおいて、上記ボンデ
イングパツドは各回路素子に電気的に接続され互
に分離された小パツドに分割され、金属細線の一
端部乃至中間部を各小パツドに接続して前記閉回
路を構成することにより、上記欠点や問題点を除
去した半導体集積回路装置を提供する。
作 用
本考案による半導体集積回路装置では、トリミ
ングを正確に行うために各回路素子を分離するよ
うに小パツドを用け、このパツドを金属細線の一
端部乃至中間部で接続している。
ングを正確に行うために各回路素子を分離するよ
うに小パツドを用け、このパツドを金属細線の一
端部乃至中間部で接続している。
実施例
以下に、本考案の実施例を第１図から説明す
る。図において７は複数の回路素子８ａ〜８ｆを
半導体基板９内に形成した半導体素子で、基板９
表面の周縁部に沿つてボンデイングパツド１０
ａ，１０ｂ，１０ｃ……が形成されている。回路
素子８ａの一端はボンデイングパツド１０ａに接
続され、他端は並列接続された回路素子８ｂ，８
ｃ，８ｄの一端に接続されている。ボンデイング
パツド１０ｂは２分割されて、一方の小パツド１
０b′に並列回路素子８ｂ，８ｃ，８ｄの他端を接
続して、他の小パツド１０b″を本来並列回路素子
８ｂ，８ｃ，８ｄの他端に接続されるべき回路素
子（図示例では回路素子８ａと閉回路をなす回路
素子）８ｅに接続される。１１は半導体素子７を
マウントする素子マウント部、１２ａ，１２ｂ，
１２ｃ……は一端が素子マウント部１１に近接配
置された複数のリード、１３ａ，１３ｂ，１３ｃ
……は各ボンデイングパツド１０ａ，１０ｂ，…
…と各リード１２ａ，１２ｂ，……とを電気的に
接続する金線等の金属細線を示す。
る。図において７は複数の回路素子８ａ〜８ｆを
半導体基板９内に形成した半導体素子で、基板９
表面の周縁部に沿つてボンデイングパツド１０
ａ，１０ｂ，１０ｃ……が形成されている。回路
素子８ａの一端はボンデイングパツド１０ａに接
続され、他端は並列接続された回路素子８ｂ，８
ｃ，８ｄの一端に接続されている。ボンデイング
パツド１０ｂは２分割されて、一方の小パツド１
０b′に並列回路素子８ｂ，８ｃ，８ｄの他端を接
続して、他の小パツド１０b″を本来並列回路素子
８ｂ，８ｃ，８ｄの他端に接続されるべき回路素
子（図示例では回路素子８ａと閉回路をなす回路
素子）８ｅに接続される。１１は半導体素子７を
マウントする素子マウント部、１２ａ，１２ｂ，
１２ｃ……は一端が素子マウント部１１に近接配
置された複数のリード、１３ａ，１３ｂ，１３ｃ
……は各ボンデイングパツド１０ａ，１０ｂ，…
…と各リード１２ａ，１２ｂ，……とを電気的に
接続する金線等の金属細線を示す。
ここで、この半導体素子７はウエハ状態又は各
素子に分離された後に、トリミング作業が行われ
る。このときトリミングされる回路素子と閉回路
を構成する回路素子８ｅは小パツド１０b′，１０
b″によつて分離されているため、ボンデイングパ
ツド１０ａと小パツド１０b′間の電気的特性を測
定し正確なトリミングが可能となる。
素子に分離された後に、トリミング作業が行われ
る。このときトリミングされる回路素子と閉回路
を構成する回路素子８ｅは小パツド１０b′，１０
b″によつて分離されているため、ボンデイングパ
ツド１０ａと小パツド１０b′間の電気的特性を測
定し正確なトリミングが可能となる。
このようにしてトリミングされた半導体素子７
は素子マウント部１１にマウントし、各ボンデイ
ングパツド１０ａ，１０ｂ，１０b′，１０b″，１
０ｃ，……とリード１２ａ，１２ｂ，１２ｃ，…
…が金属細線１３ａ，１３ｂ，１３ｃ，……によ
つて電気的に接続されるが、小パツド１０b′，１
０b″とリード１２ｂの接続は第２図に示すよう
に、先ず金属細線１３ｂの一端を小パツド１０
b′にボンデイングし、次に金属細線１３ｂの中間
部を小パツド１０b″にボンデイングして、さらに
他端部をリード１２ｂにボンデイングする。
は素子マウント部１１にマウントし、各ボンデイ
ングパツド１０ａ，１０ｂ，１０b′，１０b″，１
０ｃ，……とリード１２ａ，１２ｂ，１２ｃ，…
…が金属細線１３ａ，１３ｂ，１３ｃ，……によ
つて電気的に接続されるが、小パツド１０b′，１
０b″とリード１２ｂの接続は第２図に示すよう
に、先ず金属細線１３ｂの一端を小パツド１０
b′にボンデイングし、次に金属細線１３ｂの中間
部を小パツド１０b″にボンデイングして、さらに
他端部をリード１２ｂにボンデイングする。
考案の効果
以上のように本考案によれば、金属細線の使用
量を節約でき、特に高価な金線を用いる場合には
その効果が大である。
量を節約でき、特に高価な金線を用いる場合には
その効果が大である。
またボンデイングに要する時間も短縮でき、さ
らにはボンデイングパツドの数を小さくできるた
め、同一サイズのペレツトでは、ペレツト表面に
余裕ができパツドの面積を広くでき、ボンデイン
グ作業が容易となる。
らにはボンデイングパツドの数を小さくできるた
め、同一サイズのペレツトでは、ペレツト表面に
余裕ができパツドの面積を広くでき、ボンデイン
グ作業が容易となる。
第１図は本考案を示す要部平面図、第２図は第
１図部分拡大図、第３図は半導体集積回路素子の
平面図、第４図は従来の半導体装置の要部平面図
である。 ８ａ〜８ｆ……回路素子、９……基板、１０
ａ，１０ｂ，１０b′，１０b″，１０ｃ……ボンデ
イングパツド、１０b′，１０b″……小パツド、１
２ａ，１２ｂ，１２ｃ……リード（外部電極）、
１３ａ，１３ｂ，１３ｃ……金属細線。
１図部分拡大図、第３図は半導体集積回路素子の
平面図、第４図は従来の半導体装置の要部平面図
である。 ８ａ〜８ｆ……回路素子、９……基板、１０
ａ，１０ｂ，１０b′，１０b″，１０ｃ……ボンデ
イングパツド、１０b′，１０b″……小パツド、１
２ａ，１２ｂ，１２ｃ……リード（外部電極）、
１３ａ，１３ｂ，１３ｃ……金属細線。
Claims (1)
- 基板内で少くとも１つの閉回路を構成する複数
の回路素子の接続点にボンデイングパツドを設
け、このボンデイングパツドと外部電極とを金属
細線にて電気的に接続したものにおいて、上記ボ
ンデイングパツドは各回路素子に電気的に接続さ
れかつ互に分離された小パツドに分割され、金属
細線の一端部乃至中間部を各小パツドに接続して
前記閉回路を構成したことを特徴とする半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984118664U JPS6134751U (ja) | 1984-07-31 | 1984-07-31 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984118664U JPS6134751U (ja) | 1984-07-31 | 1984-07-31 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6134751U JPS6134751U (ja) | 1986-03-03 |
| JPH025538Y2 true JPH025538Y2 (ja) | 1990-02-09 |
Family
ID=30677544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1984118664U Granted JPS6134751U (ja) | 1984-07-31 | 1984-07-31 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6134751U (ja) |
-
1984
- 1984-07-31 JP JP1984118664U patent/JPS6134751U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6134751U (ja) | 1986-03-03 |
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