JPH025571A - Ｍｏｓ型集積回路の出力増幅器用過電圧保護構成 - Google Patents
Ｍｏｓ型集積回路の出力増幅器用過電圧保護構成Info
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- JPH025571A JPH025571A JP1025582A JP2558289A JPH025571A JP H025571 A JPH025571 A JP H025571A JP 1025582 A JP1025582 A JP 1025582A JP 2558289 A JP2558289 A JP 2558289A JP H025571 A JPH025571 A JP H025571A
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- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements
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- Amplifiers (AREA)
- Protection Of Static Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は集積回路用過電圧保護構成に関１ノ、特にＭＯ
Ｓ型集積回路の出力増幅器の保護に関する。
Ｓ型集積回路の出力増幅器の保護に関する。
従来の技術
集積回路は入力パッド及び出力パッドを有する。
これらのパッドに生じる過電ｆｆｌよ、回路を破壊しが
ちである。入力パッドは通常帯なくとも１つのＭＯＳト
ランジスタのゲートに接続され、ｄｋ力ｌくラドはＭＯ
Ｓ トランジスタの少なくとも１つのドレイン又はソー
スに接続される。ＭＯＳトランジスタのゲートは特に弱
い構成要素であるので、過電圧が発生した際には最も損
傷を受けやすい。過電圧に対する保護としてはまず回路
の入力ゲートの保護に努力がはられれてきた。現在では
入力ゲートの保護は良く改善されてきており、回路の出
力ドレイン／ソースの方が重大になってきている。
ちである。入力パッドは通常帯なくとも１つのＭＯＳト
ランジスタのゲートに接続され、ｄｋ力ｌくラドはＭＯ
Ｓ トランジスタの少なくとも１つのドレイン又はソー
スに接続される。ＭＯＳトランジスタのゲートは特に弱
い構成要素であるので、過電圧が発生した際には最も損
傷を受けやすい。過電圧に対する保護としてはまず回路
の入力ゲートの保護に努力がはられれてきた。現在では
入力ゲートの保護は良く改善されてきており、回路の出
力ドレイン／ソースの方が重大になってきている。
従って回路の出力ドレイン／ソースの保護構成を提供す
ることが重要である。
ることが重要である。
以下の説明に関連して、本願の図面では集積回路につい
ての図面として通例の如く図面中及び図面間において拡
大率は統一されておらず、特に層の寸法は図面がみやす
いように適宜に変えられている。
ての図面として通例の如く図面中及び図面間において拡
大率は統一されておらず、特に層の寸法は図面がみやす
いように適宜に変えられている。
第１図はＭＯ８回路の入力保護の従来例を示す。
双方向導電装置１は、入力パッド２と、通常は接地され
ている基準電圧５との間に接続され、入力パッド２側は
、保護されるべき回路の入力ゲート３に接続される。抵
抗４は、双方向導電装置１と回路の入力ゲート３との間
に接続される。過電圧が入力パッド２に発生すると、双
方向装置１は第２図に関連して後）ホする如＜ＯＮにス
イッチされる。過電圧は双方向導電装置が降伏すること
で吸収され、抵抗により電圧が回路を破壊しない値まで
降下する。
ている基準電圧５との間に接続され、入力パッド２側は
、保護されるべき回路の入力ゲート３に接続される。抵
抗４は、双方向導電装置１と回路の入力ゲート３との間
に接続される。過電圧が入力パッド２に発生すると、双
方向装置１は第２図に関連して後）ホする如＜ＯＮにス
イッチされる。過電圧は双方向導電装置が降伏すること
で吸収され、抵抗により電圧が回路を破壊しない値まで
降下する。
第２Ａ図は、従来の双方向導電装置の例の平面図であり
、第２Ｂ図は、第２Ａ図の装置のＡ−Ａ線に沿う断面図
である。この装置はＮ” Ｐ” Ｎ”デバイスであり、
接点１１により入力パッド２に接続される第１のＮ＋領
域１０と、基板１２からなるＰ一部分と、接点２１によ
り基準電圧に接続される別のＮ１領域１３とからなる。
、第２Ｂ図は、第２Ａ図の装置のＡ−Ａ線に沿う断面図
である。この装置はＮ” Ｐ” Ｎ”デバイスであり、
接点１１により入力パッド２に接続される第１のＮ＋領
域１０と、基板１２からなるＰ一部分と、接点２１によ
り基準電圧に接続される別のＮ１領域１３とからなる。
パッド２に負の過電圧が生じたとすると、Ｎ＋領域１０
と接地された基板１２からなるＰ−領域とにより形成さ
れる第１のＮＰ接合１４は順バイアスがかけられ、過電
圧は基板天地間接続により吸収される。
と接地された基板１２からなるＰ−領域とにより形成さ
れる第１のＮＰ接合１４は順バイアスがかけられ、過電
圧は基板天地間接続により吸収される。
パッド２に正の過電圧が生じたとすると、第１のＰＮ接
合１４は逆バイアスをかけられる。値Ｖｚ （約２０
ボルト）より高い過電圧に対しては電子なだれモードと
されており、電流が基板天地間接続により流され始める
。基板の抵抗が大きいため、第２のＮ＋領域１３での電
圧は上昇する。
合１４は逆バイアスをかけられる。値Ｖｚ （約２０
ボルト）より高い過電圧に対しては電子なだれモードと
されており、電流が基板天地間接続により流され始める
。基板の抵抗が大きいため、第２のＮ＋領域１３での電
圧は上昇する。
基板の電圧が０，６ｖより高くなると即座に基板１２に
よるＰ一部分とＮ＋領域１３とから形成されるＰＮ接合
１５に順バイアスがかけられる。すると過電圧はＰ”
Ｎ−Ｐ＋電子なだれ構成により吸収される。
よるＰ一部分とＮ＋領域１３とから形成されるＰＮ接合
１５に順バイアスがかけられる。すると過電圧はＰ”
Ｎ−Ｐ＋電子なだれ構成により吸収される。
第３図は、保護さるべき集積回路を載せたつＩ−ハ上の
保護構成の従来例の平面図である。第２Ａ図及び第２Ｂ
図に示される種類の双方向装置１は、接点１１を介して
回路の入力パッド２に接続される一方、他方では接点２
１により基準電圧に設定されたメタライゼーション２０
に接続される。
保護構成の従来例の平面図である。第２Ａ図及び第２Ｂ
図に示される種類の双方向装置１は、接点１１を介して
回路の入力パッド２に接続される一方、他方では接点２
１により基準電圧に設定されたメタライゼーション２０
に接続される。
パッドに接続されるこの装置のＮ＋領域１０は、幅に対
し実質的に大なる長さを有しＰ” Ｎ−Ｐ”装置から遠
ざかるよう延出する延出部２２を有する。この延出部は
抵抗をなし、先端は、メタライゼーション２３により少
なくとも１つの回路入力ゲート（図示せず）に接続され
る。抵抗の値は、パッド２に過電圧パルスが発生する際
の電圧を回路を破壊しない値まで降下せしめるよりな値
でなければならない。延長部Ｎ＋と基板Ｐ−との間の各
境界面部分は、単純なツェナダイオードを構成する。抵
抗と基板との境界全体は、分散形ツェナダイオードに対
応する。パルス期間中の基板における電圧は、基板１２
のなす Ｐ一部分の抵抗値が比較的大きく、また領域１０とＰ一
部分との間に比較的大きい電流が流れがちであるためパ
ッド近傍においては高く、抵抗に沿ってパッドから遠ざ
かるに従い徐々に低下し、パッドとは反対側の延長部端
では略０■になる。
し実質的に大なる長さを有しＰ” Ｎ−Ｐ”装置から遠
ざかるよう延出する延出部２２を有する。この延出部は
抵抗をなし、先端は、メタライゼーション２３により少
なくとも１つの回路入力ゲート（図示せず）に接続され
る。抵抗の値は、パッド２に過電圧パルスが発生する際
の電圧を回路を破壊しない値まで降下せしめるよりな値
でなければならない。延長部Ｎ＋と基板Ｐ−との間の各
境界面部分は、単純なツェナダイオードを構成する。抵
抗と基板との境界全体は、分散形ツェナダイオードに対
応する。パルス期間中の基板における電圧は、基板１２
のなす Ｐ一部分の抵抗値が比較的大きく、また領域１０とＰ一
部分との間に比較的大きい電流が流れがちであるためパ
ッド近傍においては高く、抵抗に沿ってパッドから遠ざ
かるに従い徐々に低下し、パッドとは反対側の延長部端
では略０■になる。
発明が解決しようとする問題点
集積の出力パッドについて扱った文献は種々ある。Ｒ，
マルシャンドー、Ｒ，Ｎ、ルントリ及びＣ，デュブリに
よる記事「半導体装置におけるＥＳＤ保護の改良」には
、出力装置はその大きな規模により自己保護しやすいと
記載されている。
マルシャンドー、Ｒ，Ｎ、ルントリ及びＣ，デュブリに
よる記事「半導体装置におけるＥＳＤ保護の改良」には
、出力装置はその大きな規模により自己保護しやすいと
記載されている。
また、Ｐ、Ｅ、アレン及びり、Ｒ，ホルバーフ著ホルト
、ラインハルト アンド ウインストン刊のｒｃＭＯｓ
アナログ回路設Ｊ１］第２９９頁及びり、Ａ、グラッサ
及びり、Ｗ、ドッパービュール著ｒＶＬｓＩ回路の設５
１及び解析」第３２０頁には、出力抵抗を最小にする必
要があることが指摘されている。従って従来入力保護に
用いられる種類のＷ４造は、特に抵抗が高すぎるため集
積回路の出力の保護には使用できないとにλら１１てき
た。 本発明の目的は、回路動作を阻書しないＭ ＯＳ
集積回路用出力端子保護モードを提供するにある。
、ラインハルト アンド ウインストン刊のｒｃＭＯｓ
アナログ回路設Ｊ１］第２９９頁及びり、Ａ、グラッサ
及びり、Ｗ、ドッパービュール著ｒＶＬｓＩ回路の設５
１及び解析」第３２０頁には、出力抵抗を最小にする必
要があることが指摘されている。従って従来入力保護に
用いられる種類のＷ４造は、特に抵抗が高すぎるため集
積回路の出力の保護には使用できないとにλら１１てき
た。 本発明の目的は、回路動作を阻書しないＭ ＯＳ
集積回路用出力端子保護モードを提供するにある。
問題点を解決するための手段
本発明によれば、双方向降伏装置が、保護さるべきＭＯ
Ｓトランジスタのドレイン又はソースに接続されたパッ
ドと基ｌ′Ｆ；電圧との間に接続され、抵抗が、双方向
降伏装置と保護さるべきＭ ＯＳ トランジスタとの間
に接続され、抵抗のｔｉｎは、抵抗の値と保護さるべき
トランジスタのドレイン／ソースの最大許容電流より小
さい電流との積が、保護装置の降伏電圧とＭＯＳ ｌ〜
ランジスタのドレイン／ソースの導通電圧どの差より僅
かに大きくなるよう選定されてなる、ＭＯＳ型集積回路
の出力増幅器での過電圧検Ｓ樹成が提供される。
Ｓトランジスタのドレイン又はソースに接続されたパッ
ドと基ｌ′Ｆ；電圧との間に接続され、抵抗が、双方向
降伏装置と保護さるべきＭ ＯＳ トランジスタとの間
に接続され、抵抗のｔｉｎは、抵抗の値と保護さるべき
トランジスタのドレイン／ソースの最大許容電流より小
さい電流との積が、保護装置の降伏電圧とＭＯＳ ｌ〜
ランジスタのドレイン／ソースの導通電圧どの差より僅
かに大きくなるよう選定されてなる、ＭＯＳ型集積回路
の出力増幅器での過電圧検Ｓ樹成が提供される。
実施例
第４図１．ｉ、従来技術文献に従うＭＯＳ ｌ−ランラ
スタ回路用出力保護回路の例、つまりパッドと保護さる
べき装置どの間に直列抵抗が設〔）られていない双方向
導電装置を示す。双方向導電装置３０は、保護さるべき
回路の出カド１ツイン／ソース３２に接続され１：、出
力パッド３１と、通常は接地される基準電圧どの間に長
続ざシ１．る。
スタ回路用出力保護回路の例、つまりパッドと保護さる
べき装置どの間に直列抵抗が設〔）られていない双方向
導電装置を示す。双方向導電装置３０は、保護さるべき
回路の出カド１ツイン／ソース３２に接続され１：、出
力パッド３１と、通常は接地される基準電圧どの間に長
続ざシ１．る。
第５図は、第４図に示される構成のパッド３１にパルス
が供給される場合に時間の関数として急速に増大する点
線に示されたパルス電圧と、同時に増大するがＭＯＳト
ランジスタのＯＮ電圧に達すると安定するドレイン／ソ
ース電圧とをホす。
が供給される場合に時間の関数として急速に増大する点
線に示されたパルス電圧と、同時に増大するがＭＯＳト
ランジスタのＯＮ電圧に達すると安定するドレイン／ソ
ース電圧とをホす。
電圧ＶＴは保護装置の降伏電圧ぐある。通常の製造技術
では、複雑な工程によらない限り電Ｂ” Ｖ Ｔは電圧
Ｖｃより高りｔ【る。従ってパルス状態中に′ｌ−ラン
ジスタはＯＮ＋！：なり双方向降伏装置が１−リガされ
る前に破壊的な電流が流れる。
では、複雑な工程によらない限り電Ｂ” Ｖ Ｔは電圧
Ｖｃより高りｔ【る。従ってパルス状態中に′ｌ−ラン
ジスタはＯＮ＋！：なり双方向降伏装置が１−リガされ
る前に破壊的な電流が流れる。
第６図は本発明による出力保護構成の一実施例の甲面図
である。第２図におけるのと同様に双方向降伏装置が、
パッド３１と、基準電圧に接続されたメタライゼーショ
ン５０との間に接続される。
である。第２図におけるのと同様に双方向降伏装置が、
パッド３１と、基準電圧に接続されたメタライゼーショ
ン５０との間に接続される。
この双方向降伏装置は、接点５２を介してパッド３１に
接続される第１のＮ′領域５１と、基板５３であるＰ”
部分と、接点５５を介してメタライゼ−ション５０（大
地）と接続される第２のＮ＋領域５４とからなる。
接続される第１のＮ′領域５１と、基板５３であるＰ”
部分と、接点５５を介してメタライゼ−ション５０（大
地）と接続される第２のＮ＋領域５４とからなる。
Ｎ＋領域５１は、短い延出部５６を右する。この延出部
は抵抗を構成し、先端はメタライゼーション５７を介し
て保護さるべき回路（図示せず）のドレイン／ソースに
接続される。
は抵抗を構成し、先端はメタライゼーション５７を介し
て保護さるべき回路（図示せず）のドレイン／ソースに
接続される。
第７Ａ図及び第７Ｂ図は、電圧がパッドに印加され始め
る際の電圧変化の２つの特別な例を示す。
る際の電圧変化の２つの特別な例を示す。
パッドにおける電圧は点線で示され、保護さるべきドレ
インにおける電圧は実線で示される。
インにおける電圧は実線で示される。
第７Ａ図では１時定数は過電圧が加えられた際に電圧が
値Ｖｅに達するとできるだけ速やかにＭＯＳトランジス
タが導電性となるような値である。
値Ｖｅに達するとできるだけ速やかにＭＯＳトランジス
タが導電性となるような値である。
電流が増大すると延出部５６からなる抵抗にお（プる電
圧降下により、Ｎ′領域５１″Ｃ′の電圧は保護装置の
降伏電圧より高くなる。延出部５６の抵抗値は、抵抗値
と保護さるべきトランジスタのドレイン／ソースの最大
許容Ｎ流より小さい電流との積が、保護装置の降伏電圧
＼／Ｔとトランジスタのドレイン／ソースにおける導電
状態の電Ｉｆ Ｖ ｃとの差より僅かに大きいよう選定
されている。実際には、Ｎ＋領領域適宜のドーピング技
術により、この抵抗は上方から見ると、１又は２つの正
方形に相当する而に見える。つまり、第２図の延出部よ
り実質的に小さい。
圧降下により、Ｎ′領域５１″Ｃ′の電圧は保護装置の
降伏電圧より高くなる。延出部５６の抵抗値は、抵抗値
と保護さるべきトランジスタのドレイン／ソースの最大
許容Ｎ流より小さい電流との積が、保護装置の降伏電圧
＼／Ｔとトランジスタのドレイン／ソースにおける導電
状態の電Ｉｆ Ｖ ｃとの差より僅かに大きいよう選定
されている。実際には、Ｎ＋領領域適宜のドーピング技
術により、この抵抗は上方から見ると、１又は２つの正
方形に相当する而に見える。つまり、第２図の延出部よ
り実質的に小さい。
第７Ｂ図では、回路（抵抗５Ｇに伴なう寄生容量）の時
定数はドレインの電圧がｆａ Ｖ ｃに達する前にパッ
ドの電圧がＶｖに達するような値である。
定数はドレインの電圧がｆａ Ｖ ｃに達する前にパッ
ドの電圧がＶｖに達するような値である。
時刻ｔ３においてパルスが保護によりまだ吸収されてい
ない場合トランジスタを電流が流れる。しかし、抵抗５
６の値は前）本の通りであるためこのドレインを流れる
電流は破壊的ではない。
ない場合トランジスタを電流が流れる。しかし、抵抗５
６の値は前）本の通りであるためこのドレインを流れる
電流は破壊的ではない。
抵抗５６の機能は、従来のゲ・−１・保護回路の抵抗２
２の機能とは異なる。実際従来のゲート保護回路では、
ゲートの導通を全て防止しようとされていたが、本発明
によればドレイン又はソースの保護のため、出力段の正
しい動作を阻害しないゼロではないが非常に小さい値の
抵抗が選定されるよう降伏電流の制限のみが行なわれる
。
２の機能とは異なる。実際従来のゲート保護回路では、
ゲートの導通を全て防止しようとされていたが、本発明
によればドレイン又はソースの保護のため、出力段の正
しい動作を阻害しないゼロではないが非常に小さい値の
抵抗が選定されるよう降伏電流の制限のみが行なわれる
。
以上を要約するに、本発明によるＭＯ８集積回路の出力
増幅器用過電圧保護構成は、保護さるべきＭＯＳトラン
ジスタのドレイン又はソースに接続されたパッド３１と
、基準電圧との間に接続される双方向降伏装置３０から
なる。抵抗５６は双方向降伏装置と保護さるべき装置と
の間に接続される。抵抗の値は、抵抗の値と保護さるべ
きトランジスタのドレイン／ソースの最大許容電流より
小さい電流との積が、保護装置の降伏装置とＭＯＳトラ
ンジスタのドレイン／ソースの導電状態での電圧との差
より僅かに大きいように選定される。
増幅器用過電圧保護構成は、保護さるべきＭＯＳトラン
ジスタのドレイン又はソースに接続されたパッド３１と
、基準電圧との間に接続される双方向降伏装置３０から
なる。抵抗５６は双方向降伏装置と保護さるべき装置と
の間に接続される。抵抗の値は、抵抗の値と保護さるべ
きトランジスタのドレイン／ソースの最大許容電流より
小さい電流との積が、保護装置の降伏装置とＭＯＳトラ
ンジスタのドレイン／ソースの導電状態での電圧との差
より僅かに大きいように選定される。
第１図は従来技術によるＭＯＳトランジスタ回路用入力
保護構成を示す図、第２Ａ図及び第２Ｂ図は従来技術に
よる双方向導電装置の平面図及び側面図、第３図は従来
技術による入力保護構成の平面図、第４図はＭＯＳトラ
ンジスタ回路の出力保護構成を示す図、第５図は第４図
の構成での時間の関数としての電圧変化を示す図、第６
図は本発明によるＭＯＳトランジスタ回路の出力保護構
成の平面図、第７Ａ図及び第７Ｂ図は第６図の構成での
時間の関数としての電圧変化を示す図である。 １．３０・・・双方向導電装置、２・・・入力パッド、
３・・・入力ゲート、４・・・抵抗、５・・・基準電圧
、１０゜１３．５１．５４・・・Ｎ＋領領域１１．２１
．５２゜５５・・・接点、１２．５３・・・基板、１４
．１５・・・ＰＮ接合、２０．２３．５０．５７・・・
メタライゼーション、２２．５６・・・延出部、３１・
・・出力パッド、３２・・・出力ドレイン／ソース。
保護構成を示す図、第２Ａ図及び第２Ｂ図は従来技術に
よる双方向導電装置の平面図及び側面図、第３図は従来
技術による入力保護構成の平面図、第４図はＭＯＳトラ
ンジスタ回路の出力保護構成を示す図、第５図は第４図
の構成での時間の関数としての電圧変化を示す図、第６
図は本発明によるＭＯＳトランジスタ回路の出力保護構
成の平面図、第７Ａ図及び第７Ｂ図は第６図の構成での
時間の関数としての電圧変化を示す図である。 １．３０・・・双方向導電装置、２・・・入力パッド、
３・・・入力ゲート、４・・・抵抗、５・・・基準電圧
、１０゜１３．５１．５４・・・Ｎ＋領領域１１．２１
．５２゜５５・・・接点、１２．５３・・・基板、１４
．１５・・・ＰＮ接合、２０．２３．５０．５７・・・
メタライゼーション、２２．５６・・・延出部、３１・
・・出力パッド、３２・・・出力ドレイン／ソース。
Claims (2)
- （１）双方向降伏装置（３０）が、保護さるべきＭＯＳ
トランジスタのドレイン又はソースに接続されたパッド
（３１）と基準電圧との間に接続され、抵抗（５６）が
、双方向降伏装置と保護さるべきＭＯＳトランジスタと
の間に接続され、抵抗の値は、抵抗の値と保護さるべき
トランジスタのドレイン／ソースの最大許容電流より小
さい電流との積が、保護装置の降伏電圧（Ｖ＿Ｔ）とＭ
ＯＳトランジスタのドレイン／ソースの導通状態での電
圧（Ｖ＿Ｃ）との差より僅かに大きくなるよう選定され
てなる、ＭＯＳ型集積回路の出力増幅器用過電圧保護構
成。 - （２）集積回路は第１の導電型の基板（５３）に担持さ
れ、双方向降伏装置は、高レベルのドーピングがされた
第２の導電型を有し第１のメタライゼーシヨンによりパ
ッド（３１）に接続される第１の領域（３１）と、第１
の領域に整列し高レベルのドーピングがされた第２の導
電型を有し第２のメタライゼーシヨン（５０）により接
地される第２の領域（５４）とからなり、第１の領域（
５１）は１つ乃至２つの正方形相当の面を有する延出部
（５６）を介して保護さるべき回路出力に第３のメタラ
イゼーシヨン（５７）により接続されることを特徴とす
る請求項１記載の過電圧保護構成。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8801551A FR2627028B1 (fr) | 1988-02-04 | 1988-02-04 | Structure de protection des sorties d'un circuit integre de type mos |
| FR8801551 | 1988-02-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH025571A true JPH025571A (ja) | 1990-01-10 |
Family
ID=9363122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1025582A Pending JPH025571A (ja) | 1988-02-04 | 1989-02-03 | Ｍｏｓ型集積回路の出力増幅器用過電圧保護構成 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0327475A1 (ja) |
| JP (1) | JPH025571A (ja) |
| KR (1) | KR890013795A (ja) |
| FR (1) | FR2627028B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69330556T2 (de) * | 1993-05-13 | 2002-05-16 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania | Integrierte Schaltungsstruktur für den Schutz von Leistungsvorrichtung gegen Überspannungen |
| EP0646964B1 (en) * | 1993-09-30 | 1999-12-15 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno | Integrated structure active clamp for the protection of power devices against overvoltages, and manufacturing process thereof |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6038858A (ja) * | 1983-08-12 | 1985-02-28 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0665224B2 (ja) * | 1984-04-20 | 1994-08-22 | 日立マイクロコンピュ−タエンジニアリング株式会社 | 半導体集積回路装置 |
-
1988
- 1988-02-04 FR FR8801551A patent/FR2627028B1/fr not_active Expired - Lifetime
-
1989
- 1989-02-01 EP EP89420027A patent/EP0327475A1/fr not_active Withdrawn
- 1989-02-01 KR KR1019890001162A patent/KR890013795A/ko not_active Withdrawn
- 1989-02-03 JP JP1025582A patent/JPH025571A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| FR2627028B1 (fr) | 1990-07-20 |
| KR890013795A (ko) | 1989-09-26 |
| EP0327475A1 (fr) | 1989-08-09 |
| FR2627028A1 (fr) | 1989-08-11 |
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