JPH0256461U - - Google Patents

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JPH0256461U
JPH0256461U JP13425988U JP13425988U JPH0256461U JP H0256461 U JPH0256461 U JP H0256461U JP 13425988 U JP13425988 U JP 13425988U JP 13425988 U JP13425988 U JP 13425988U JP H0256461 U JPH0256461 U JP H0256461U
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constant potential
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)
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Description

【図面の簡単な説明】
第１図は、この考案を適用したＣＭＯＳデバイ
スのＩＣ内部の回路配置の説明図であり、第２図
は、その接続状態を含めた回路の説明図である。 １……Ｐ型のサブストレート、２……ロジツク
回路部、３，１２……Ｎウエル領域、４ａ，５ａ
……ソース領域、４ｂ，５ｂ……ドレイン領域、
７……ゲートライン、８，１６……電源配線のＡ
ｌライン、９，１７……グランド配線のＡｌライ
ン、１０……ＣＭＯＳのチツプ、１１……リニア
回路部。

Claims (1)

    【実用新案登録請求の範囲】
  1. ロジツク回路とリニア回路とを１チツプの中に
    集積したＣＭＯＳデバイスにおいて、ロジツク回
    路側の電源配線ライン及び定電位配線ラインがチ
    ツプのサブストレートに接続されておらず、前記
    ロジツク回路の電源配線ラインと前記リニア回路
    の電源配線ラインとが内部で独立の配線となつて
    いてかつ前記チツプの外部で共通に接続でき、前
    記ロジツク回路の定電位配線ラインと前記リニア
    回路の定電位配線ラインとが内部で独立の配線と
    なつていてかつ前記チツプの外部でこれらが共通
    に接続でき、前記ロジツク回路のトランジスタの
    バツクゲートをチツプのサブストレートを介して
    定電位配線ラインに接続するときには前記リニア
    回路の定電位配線ラインが前記トランジスタが形
    成されている近傍のサブストレートに接続されて
    バツクゲートが定電位配線ラインに接続され、前
    記ロジツク回路のトランジスタのバツクゲートを
    チツプのサブストレートを介して電源配線ライン
    に接続するときには前記リニア回路の電源配線ラ
    インが前記トランジスタが形成されている近傍の
    サブストレートに接続されてバツクゲートが電源
    配線ラインに接続されることを特徴とするＣＭＯ
    Ｓデバイス。
JP13425988U 1988-10-14 1988-10-14 Ｃｍｏｓデバイス Expired - Fee Related JPH0621256Y2 (ja)

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JPH0621256Y2 JPH0621256Y2 (ja) 1994-06-01

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