JPH0256698B2 - - Google Patents
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- JPH0256698B2 JPH0256698B2 JP60164551A JP16455185A JPH0256698B2 JP H0256698 B2 JPH0256698 B2 JP H0256698B2 JP 60164551 A JP60164551 A JP 60164551A JP 16455185 A JP16455185 A JP 16455185A JP H0256698 B2 JPH0256698 B2 JP H0256698B2
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- JP
- Japan
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- cpu
- main memory
- common area
- memory common
- central processing
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Description
【発明の詳細な説明】
〔概要〕
従来、複数のCPUが共有のチヤネル装置を介
してそれぞれ入出力命令を実行するとき、主記憶
上の共通領域の排他制御が不完全になる期間があ
り、チヤネル装置に対する起動情報が破壊される
場合があつた。そのため入出力命令を実行する
CPUからチヤネル装置へ、主記憶共通領域の専
有状態が連続して引き継がれるように、保護ビツ
トの変更制御を行う。
してそれぞれ入出力命令を実行するとき、主記憶
上の共通領域の排他制御が不完全になる期間があ
り、チヤネル装置に対する起動情報が破壊される
場合があつた。そのため入出力命令を実行する
CPUからチヤネル装置へ、主記憶共通領域の専
有状態が連続して引き継がれるように、保護ビツ
トの変更制御を行う。
本発明は、複数の中央処理装置と１つまたは複
数のチヤネル装置とを有する計算機システムにお
ける入出力命令処理制御方式に関するものであ
り、特に複数の中央処理装置により入出力命令が
実行される場合の主記憶共通領域の排他制御に関
する。
数のチヤネル装置とを有する計算機システムにお
ける入出力命令処理制御方式に関するものであ
り、特に複数の中央処理装置により入出力命令が
実行される場合の主記憶共通領域の排他制御に関
する。
第３図は、本発明が関連する型の従来の計算機
システムの１例を簡単化したものである。
システムの１例を簡単化したものである。
図において、３０ないし３３は中央処理装置
CPU＃０〜CPU＃３，３４はシステム制御装置
SCU、３５は主記憶装置MSU、３５１は主記憶
共通領域、３５２は保護ビツト、３６はチヤネル
装置CHP、３６１はマイクロプロセツサ、３７
ないし３９はＩ／Ｏデバイスを示す。
CPU＃０〜CPU＃３，３４はシステム制御装置
SCU、３５は主記憶装置MSU、３５１は主記憶
共通領域、３５２は保護ビツト、３６はチヤネル
装置CHP、３６１はマイクロプロセツサ、３７
ないし３９はＩ／Ｏデバイスを示す。
各中央処理装置CPU３０ないし３３は、シス
テム制御装置SCU３４を介してチヤネル装置
CHP３６およびＩ／Ｏデバイス３７ないし３９
を共有している。
テム制御装置SCU３４を介してチヤネル装置
CHP３６およびＩ／Ｏデバイス３７ないし３９
を共有している。
主記憶装置MSU３５には、各中央処理装置
CPU３１ないし３３により共通にアクセスされ
る主記憶共通領域３５１が設けられており、中央
処理装置CPUが入出力命令を実行する際に、チ
ヤネル装置CHP３６を起動するための情報（あ
るいは起動修飾情報）が書き込まれる。
CPU３１ないし３３により共通にアクセスされ
る主記憶共通領域３５１が設けられており、中央
処理装置CPUが入出力命令を実行する際に、チ
ヤネル装置CHP３６を起動するための情報（あ
るいは起動修飾情報）が書き込まれる。
主記憶共通領域３５１は、保護ビツト３５２に
より保護されており、中央処理装置CPU３０な
いし３３、あるいはチヤネル装置CHP３６がそ
れぞれ主記憶共通領域３５１をアクセスする際、
保護ビツト３５２を自装置に設定することによ
り、他装置からのアクセスを禁止し、自装置が専
有する排他制御を行わせることができる。
より保護されており、中央処理装置CPU３０な
いし３３、あるいはチヤネル装置CHP３６がそ
れぞれ主記憶共通領域３５１をアクセスする際、
保護ビツト３５２を自装置に設定することによ
り、他装置からのアクセスを禁止し、自装置が専
有する排他制御を行わせることができる。
この保護ビツト３５２は、アクセス元となり得
る各装置に１ビツトずつ対応させた複数のビツト
で構成される。主記憶共通領域３５１を使用しよ
うとする装置は、自装置に対応するビツトをON
にするとともに、他の装置に対応するビツトを
OFFにすることにより、主記憶共通領域３５１
を自装置にロツクする、すなわち専有状態がつく
られる。
る各装置に１ビツトずつ対応させた複数のビツト
で構成される。主記憶共通領域３５１を使用しよ
うとする装置は、自装置に対応するビツトをON
にするとともに、他の装置に対応するビツトを
OFFにすることにより、主記憶共通領域３５１
を自装置にロツクする、すなわち専有状態がつく
られる。
ところで、ある中央処理装置CPUが、主記憶
共通領域３５１に起動情報を書き込んでから、チ
ヤネル装置CHPに起動をかけることにより、そ
の中央処理装置CPUは主記憶共通領域３５１の
使用を止め、その専有状態を解除するが、チヤネ
ル装置CHPのマイクロプロセツサ３６１がこの
起動を受け付けるまでの間に、他の中央処理装置
CPUが同じチヤネル装置CHPをアクセスする必
要が生じた場合、すでに専有状態を解除されてい
るため、前の中央処理装置CPUにより書き込ま
れている起動情報が破壊される危険があつた。
共通領域３５１に起動情報を書き込んでから、チ
ヤネル装置CHPに起動をかけることにより、そ
の中央処理装置CPUは主記憶共通領域３５１の
使用を止め、その専有状態を解除するが、チヤネ
ル装置CHPのマイクロプロセツサ３６１がこの
起動を受け付けるまでの間に、他の中央処理装置
CPUが同じチヤネル装置CHPをアクセスする必
要が生じた場合、すでに専有状態を解除されてい
るため、前の中央処理装置CPUにより書き込ま
れている起動情報が破壊される危険があつた。
このため、他の従来方式として、中央処理装置
CPUがチヤネル装置CHPに起動をかけたときに
はまた主記憶共通領域３５１の専有状態を解除せ
ず、チヤネル装置CHPのマイクロプロセツサ３
６１が起動を認識した時点で起動元CPUへ起動
確認（アクノリツジ）信号を返し、起動元CPU
がこの起動確認信号を識別した時点で専有状態を
解除するようにしたものがあつた。しかしこの方
式では、CPUがCHPからの応答信号を待つ必要
がありCPUの利用効率が大幅に低下した。
CPUがチヤネル装置CHPに起動をかけたときに
はまた主記憶共通領域３５１の専有状態を解除せ
ず、チヤネル装置CHPのマイクロプロセツサ３
６１が起動を認識した時点で起動元CPUへ起動
確認（アクノリツジ）信号を返し、起動元CPU
がこの起動確認信号を識別した時点で専有状態を
解除するようにしたものがあつた。しかしこの方
式では、CPUがCHPからの応答信号を待つ必要
がありCPUの利用効率が大幅に低下した。
従来の入出力命令処理方式では、中央処理装置
の利用効率が低下しないかわりに主記憶共通領域
の保護が不十分となるものか、さもなければ主記
憶共通領域の保護は十分であるが、中央処理装置
の利用効率は低いものかのいずれかであつて、実
際上不満足なものであつた。
の利用効率が低下しないかわりに主記憶共通領域
の保護が不十分となるものか、さもなければ主記
憶共通領域の保護は十分であるが、中央処理装置
の利用効率は低いものかのいずれかであつて、実
際上不満足なものであつた。
本発明では、従来方式の問題点を解決するた
め、中央処理装置が主記憶共通領域にチヤネル装
置を起動する過程で、主記憶共通領域に対する専
有状態を中央処理装置から起動先のチヤネル装置
へ移行させるように保護ビツトを更新設定する。
そして起動先のチヤネル装置は、主記憶共通領域
を専有した状態で起動を受け付け、そのマイクロ
プロセツサが主記憶共通領域から必要な情報を取
り出した後、保護ビツトを更新して、主記憶共通
領域の専有状態を解除するようにしている。
め、中央処理装置が主記憶共通領域にチヤネル装
置を起動する過程で、主記憶共通領域に対する専
有状態を中央処理装置から起動先のチヤネル装置
へ移行させるように保護ビツトを更新設定する。
そして起動先のチヤネル装置は、主記憶共通領域
を専有した状態で起動を受け付け、そのマイクロ
プロセツサが主記憶共通領域から必要な情報を取
り出した後、保護ビツトを更新して、主記憶共通
領域の専有状態を解除するようにしている。
第１図Ａは、本発明の原理的構成を示す概念図
である。
である。
図において、１０ないし１３は中央処理装置
CPU＃０〜CPU＃３、１４はシステム制御装置
SCU、１５は主記憶装置MSU、１５１は主記憶
共通領域、１５２は保護ビツト、１５３は起動情
報、１６はチヤネル装置CHP、１６１はマイク
ロプロセツサを表す。
CPU＃０〜CPU＃３、１４はシステム制御装置
SCU、１５は主記憶装置MSU、１５１は主記憶
共通領域、１５２は保護ビツト、１５３は起動情
報、１６はチヤネル装置CHP、１６１はマイク
ロプロセツサを表す。
中央処理装置の１つのCPU＃０が入出力命令
を実行する場合を例に、第１図Ｂの処理フローに
したがつて動作を説明する。
を実行する場合を例に、第１図Ｂの処理フローに
したがつて動作を説明する。
中央処理装置CPU＃０は、システム制御装
置SCUを介して主記憶装置MSUの主記憶共通
領域１５１を使用するため、保護ビツト１５２
に自装置の専有状態を設定する。
置SCUを介して主記憶装置MSUの主記憶共通
領域１５１を使用するため、保護ビツト１５２
に自装置の専有状態を設定する。
次にCPU＃０は、主記憶共通領域１５１に、
チヤネル装置CHP１６に対する起動情報を書
き込む。
チヤネル装置CHP１６に対する起動情報を書
き込む。
次にCPU＃０は、保護ビツト１５２の内容
を、CPU＃０の専有状態からチヤネル装置
CHP１６の専有状態に変更する。
を、CPU＃０の専有状態からチヤネル装置
CHP１６の専有状態に変更する。
次にCPU＃０は、チヤネル装置CHP１６に
起動をかける。
起動をかける。
チヤネル装置CHP１６のマイクロプロセツ
サ１６１は、CPU＃０からの起動を識別する
と、実行に必要な情報を主記憶共通領域１５１
から取り込む。
サ１６１は、CPU＃０からの起動を識別する
と、実行に必要な情報を主記憶共通領域１５１
から取り込む。
次にマイクロプロセツサ１６１は、主記憶共
通領域１５１の自装置専有状態を解除するた
め、保護ビツト１５２を更新する。
通領域１５１の自装置専有状態を解除するた
め、保護ビツト１５２を更新する。
次にマイクロプロセツサ１６１は、指示され
た入出力命令の内容を実行する。
た入出力命令の内容を実行する。
〔作用〕
本発明によれば、１つの中央処理装置が、入出
力命令を実行するために主記憶共通領域を専有し
て起動情報を設定してから、起動先のチヤネル装
置のマイクロプロセツサに制御が渡るまでの間に
他の中央処理装置がアクセスできる非排他的期間
が存在しないため、主記憶共通領域に設定されて
いる起動情報を破壊されるおそれがなく、また中
央処理装置は、主記憶共通領域に起動情報を設定
してから、直ちに保護ビツトの書き替えを行い、
他の命令処理に移ることができるため、高い利用
効率を得ることができる。
力命令を実行するために主記憶共通領域を専有し
て起動情報を設定してから、起動先のチヤネル装
置のマイクロプロセツサに制御が渡るまでの間に
他の中央処理装置がアクセスできる非排他的期間
が存在しないため、主記憶共通領域に設定されて
いる起動情報を破壊されるおそれがなく、また中
央処理装置は、主記憶共通領域に起動情報を設定
してから、直ちに保護ビツトの書き替えを行い、
他の命令処理に移ることができるため、高い利用
効率を得ることができる。
第２図Ａ、第２図Ｂは本発明の１実施例システ
ムの構成図であり、両図を鎖線部で連結すること
により、１枚の図面として使用される。
ムの構成図であり、両図を鎖線部で連結すること
により、１枚の図面として使用される。
図において、２０ないし２３は中央処理装置の
CPU＃０〜CPU＃３、２４はシステム制御装置
SCU、２４０はMSアクセス制御部、２４１は禁
止ゲート群、２４２はコーダ、２４３はOPバリ
ツドレジスタ、２４４はCPU機番レジスタ、２
４５はマルチプレクサ、２４６はCPUバスレジ
スタ、２４７は分配器、２５は主記憶装置MSU、
２５１および２５２は主記憶共通領域、２５３お
よび２５４は保護ビツト、２６はチヤネル装置
CHU、２６０はMSアクセス制御部、２６１はマ
イクロプロセツサ、２６２はOPバリツドレジス
タ、２６３はOPアクノリツジレジスタ、２６４
はCPU機番レジスタ、２６５はCPUバスレジス
タ、２６６は分配器、２６７は領域IDレジスタ
群を表す。
CPU＃０〜CPU＃３、２４はシステム制御装置
SCU、２４０はMSアクセス制御部、２４１は禁
止ゲート群、２４２はコーダ、２４３はOPバリ
ツドレジスタ、２４４はCPU機番レジスタ、２
４５はマルチプレクサ、２４６はCPUバスレジ
スタ、２４７は分配器、２５は主記憶装置MSU、
２５１および２５２は主記憶共通領域、２５３お
よび２５４は保護ビツト、２６はチヤネル装置
CHU、２６０はMSアクセス制御部、２６１はマ
イクロプロセツサ、２６２はOPバリツドレジス
タ、２６３はOPアクノリツジレジスタ、２６４
はCPU機番レジスタ、２６５はCPUバスレジス
タ、２６６は分配器、２６７は領域IDレジスタ
群を表す。
各CPU＃０〜CPU＃３は、SCU２４を介して
MSU２５あるいはCHU２６にアクセスする。
MSU２５あるいはCHU２６にアクセスする。
各CPUは、入出力命令を実行する時に、SCU
２４のMSアクセス制御部２４０を介してMSU
２５の起動先チヤネル装置に対応する主記憶共通
領域にアクセスし、保護ビツトを自装置内の専有
状態に設定して起動情報を書き込み、その後、保
護ビツトを起動先チヤネル装置の専有状態に書き
替える。
２４のMSアクセス制御部２４０を介してMSU
２５の起動先チヤネル装置に対応する主記憶共通
領域にアクセスし、保護ビツトを自装置内の専有
状態に設定して起動情報を書き込み、その後、保
護ビツトを起動先チヤネル装置の専有状態に書き
替える。
たとえば、CPU＃０が以上の動作を完了した
ものとすると、次にCPUは、OPバリツド
（Operation Valid）信号をSCU２４を介してチ
ヤネル装置２６に送出し、起動をかける。また同
時にCPUバスを介して、先に起動情報を書き込
んだ主記憶共通領域の領域ID情報（識別情報）
を、CHU２６へ送出する。
ものとすると、次にCPUは、OPバリツド
（Operation Valid）信号をSCU２４を介してチ
ヤネル装置２６に送出し、起動をかける。また同
時にCPUバスを介して、先に起動情報を書き込
んだ主記憶共通領域の領域ID情報（識別情報）
を、CHU２６へ送出する。
このOPバリツド信号は、まずSCU２４の禁止
ゲート群２４１を通り、コーダ２４２でCPU機
番に変換され、OPバリツドレジスタ２４３を
ONに設定するとともに、CPU機番レジスタ２４
４にCPU機番（この場合は＃０）を設定する。
ゲート群２４１を通り、コーダ２４２でCPU機
番に変換され、OPバリツドレジスタ２４３を
ONに設定するとともに、CPU機番レジスタ２４
４にCPU機番（この場合は＃０）を設定する。
SCU２４のOPバリツドレジスタ２４３および
CPU機番レジスタ２４４の内容は、CHU２６内
の対応するOPバリツドレジスタ２６２および
CPU機番レジスタ２６４に転送される。
CPU機番レジスタ２４４の内容は、CHU２６内
の対応するOPバリツドレジスタ２６２および
CPU機番レジスタ２６４に転送される。
OPバリツドレジスタ２６２の出力は、チヤネ
ル装置の受信確認応答を示すOPアクノリツジ信
号であり、OPアクノリツジレジスタ２６３を介
して、SCU２４の分配器２４７に印加される。
分配器２４７は、CPU機番レジスタ２４４から
出力されるCPU機番（＃０）によつて宛先を選
択されるため、OPアクノリツジ信号はCPU＃０
へ返送される。
ル装置の受信確認応答を示すOPアクノリツジ信
号であり、OPアクノリツジレジスタ２６３を介
して、SCU２４の分配器２４７に印加される。
分配器２４７は、CPU機番レジスタ２４４から
出力されるCPU機番（＃０）によつて宛先を選
択されるため、OPアクノリツジ信号はCPU＃０
へ返送される。
これにより、CPU＃０は、開放され、他の処
理に移ることができる。
理に移ることができる。
他方、CPU＃０から出力されている領域ID情
報は、SCU２４のマルチプレクサ２４５および
CPUバスレジスタ２４６を介してチヤネル装置
２６へ転送され、CHU２６のCPUバスレジスタ
２６５を経て、分配器２６６に印加される。
報は、SCU２４のマルチプレクサ２４５および
CPUバスレジスタ２４６を介してチヤネル装置
２６へ転送され、CHU２６のCPUバスレジスタ
２６５を経て、分配器２６６に印加される。
分配器２６６は、OPバリツドがONのとき、
CPU機番に対応する１つの領域IDレジスタを領
域IDレジスタ群２６７から選択し、入力された
領域ID情報を格納する。
CPU機番に対応する１つの領域IDレジスタを領
域IDレジスタ群２６７から選択し、入力された
領域ID情報を格納する。
領域IDレジスタ群２６７に領域ID情報が設定
されると、そのバリツドフラグＶ（ａ）がONと
なり、SCU２４の禁止ゲート群２４１中の対応
する１つの禁止ゲート、すなわちCPU＃０に接
続されている禁止ゲートが禁止状態となり、以
後、CPU＃０の処理が終了するまでCPU＃０か
らのOPバリツド信号がCHU２６へ送出されない
ようにする。しかし、他のCPU＃１〜CPU＃３
からの起動は可能にされている。
されると、そのバリツドフラグＶ（ａ）がONと
なり、SCU２４の禁止ゲート群２４１中の対応
する１つの禁止ゲート、すなわちCPU＃０に接
続されている禁止ゲートが禁止状態となり、以
後、CPU＃０の処理が終了するまでCPU＃０か
らのOPバリツド信号がCHU２６へ送出されない
ようにする。しかし、他のCPU＃１〜CPU＃３
からの起動は可能にされている。
以上のSCU２４およびCHU２６の動作は、全
てハードウエア回路によつて実行されるため、高
速動作が可能である。
てハードウエア回路によつて実行されるため、高
速動作が可能である。
このようにして、マイクロプロセツサ２６１に
領域ID情報が渡され、マイクロプロセツサ２６
１は、MSアクセス制御部２６０および２４０を
介して、MSU２５の該当する主記憶共通領域か
ら必要な情報を読出し、さらにその保護ビツトを
書き替えて、専有情報を解除する。
領域ID情報が渡され、マイクロプロセツサ２６
１は、MSアクセス制御部２６０および２４０を
介して、MSU２５の該当する主記憶共通領域か
ら必要な情報を読出し、さらにその保護ビツトを
書き替えて、専有情報を解除する。
その後、マイクロプロセツサ２６１は、読み出
した情報にしたがつて、Ｉ／Ｏデバイスとの間の
入出力制御を実行する。
した情報にしたがつて、Ｉ／Ｏデバイスとの間の
入出力制御を実行する。
以上のように、本発明によれば、中央処理装置
からチヤネル装置を起動する際に、主記憶共通領
域の排他制御が完全に行われ、他の中央処理装置
により重複アクセスされるおそれがなく、また起
動をかけた中央処理装置は、チヤネル装置からの
応答を必要とせずに開放されるため、中央処理装
置の利用効率が大幅に改善され、処理速度の向上
を図ることができる。
からチヤネル装置を起動する際に、主記憶共通領
域の排他制御が完全に行われ、他の中央処理装置
により重複アクセスされるおそれがなく、また起
動をかけた中央処理装置は、チヤネル装置からの
応答を必要とせずに開放されるため、中央処理装
置の利用効率が大幅に改善され、処理速度の向上
を図ることができる。
第１図Ａは本発明の原理的構成を示す概念図、
第１図Ｂはその処理フロー、第２図Ａおよび第２
図Ｂは本発明の１実施例システムの構成図、第３
図は従来例システムの構成図である。 第１図において、１０〜１３……中央処理装置
CPU、１４……システム制御装置SCU、１５…
…主記憶装置MSU、１５１……主記憶共通領域、
１５２……保護ビツト、１５３……起動情報、１
６……チヤネル装置CHP、１６１……マイクロ
プロセツサ。
第１図Ｂはその処理フロー、第２図Ａおよび第２
図Ｂは本発明の１実施例システムの構成図、第３
図は従来例システムの構成図である。 第１図において、１０〜１３……中央処理装置
CPU、１４……システム制御装置SCU、１５…
…主記憶装置MSU、１５１……主記憶共通領域、
１５２……保護ビツト、１５３……起動情報、１
６……チヤネル装置CHP、１６１……マイクロ
プロセツサ。
Claims (1)
- 【特許請求の範囲】 １ 複数の中央処理装置１０〜１３と、１つまた
は複数のプロセツサ制御チヤネル装置１６と、こ
れら各装置によりアクセスされる主記憶共通領域
１５１とをそなえ、この主記憶共通領域１５１に
は装置間排他制御のための保護ビツト１５２が置
かれている計算機システムにおいて、 複数の中央処理装置１０〜１３の各々は、入出
力命令を発行する際に、主記憶共通領域１５１の
保護ビツト１５２に、自装置の専有状態を設定し
てから起動情報を書き込み、その後上記保護ビツ
ト１５２の内容を、起動先のプロセツサ制御チヤ
ネル装置１６の専有状態に変更して、そのプロセ
ツサ制御チヤネル装置１６を起動し、起動先のプ
ロセツサ制御チヤネル装置１６は、起動されたこ
とをプロセツサ１６１により認織して、上記主記
憶共通領域１５１上の保護ビツト１５２に設定さ
れている自装置の専有状態を解除することを特徴
とする入出力命令処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60164551A JPS6225368A (ja) | 1985-07-25 | 1985-07-25 | 入出力命令処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60164551A JPS6225368A (ja) | 1985-07-25 | 1985-07-25 | 入出力命令処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6225368A JPS6225368A (ja) | 1987-02-03 |
| JPH0256698B2 true JPH0256698B2 (ja) | 1990-11-30 |
Family
ID=15795305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60164551A Granted JPS6225368A (ja) | 1985-07-25 | 1985-07-25 | 入出力命令処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6225368A (ja) |
-
1985
- 1985-07-25 JP JP60164551A patent/JPS6225368A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6225368A (ja) | 1987-02-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |