JPH0256970A - 薄膜トランジスタとその製造方法 - Google Patents
薄膜トランジスタとその製造方法Info
- Publication number
- JPH0256970A JPH0256970A JP63207641A JP20764188A JPH0256970A JP H0256970 A JPH0256970 A JP H0256970A JP 63207641 A JP63207641 A JP 63207641A JP 20764188 A JP20764188 A JP 20764188A JP H0256970 A JPH0256970 A JP H0256970A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- layer
- cdse
- film
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6728—Vertical TFTs
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、表示装置、例えばエレクトロルミネッセンス
パネルの駆動回路に用いられる大面積にわたり、均一な
特性を有する薄膜トランジスタに関する。
パネルの駆動回路に用いられる大面積にわたり、均一な
特性を有する薄膜トランジスタに関する。
従来の技術
従来のＣｄＳｅ薄膜トランジスタの構成を第２図に示す
。絶縁基板１上に、ゲート電極６が形成され、その上部
に、ゲート絶縁膜５を介してＣｄＳｅ膜３が形成されて
いる。ＣｄＳｅ膜３にはソース、ドレイン両電極２．４
が付与されている。
。絶縁基板１上に、ゲート電極６が形成され、その上部
に、ゲート絶縁膜５を介してＣｄＳｅ膜３が形成されて
いる。ＣｄＳｅ膜３にはソース、ドレイン両電極２．４
が付与されている。
ゲート電圧よって誘起されるキャリアの導通路は、ソー
ス電極２から、ドレイン電極４方向であり、絶縁基板１
に平行であった。
ス電極２から、ドレイン電極４方向であり、絶縁基板１
に平行であった。
発明が解決しようとする課題
ＣｄＳｅ膜３は多結晶膜であるため、結晶粒界が存在す
る。キャリアの導通路が結晶粒界を横切って、形成され
ると、キャリアが結晶粒界で散乱を受けるために、実効
的なキャリアの移動度が１０〜５０ｃｍ２／ｖｓとなり
、ＣｄＳｅ単結晶で報告されている〜６００ ｃ ｍ
２ ／ ｖ ｓという値に比べて、非常に小さ（なって
しまう。
る。キャリアの導通路が結晶粒界を横切って、形成され
ると、キャリアが結晶粒界で散乱を受けるために、実効
的なキャリアの移動度が１０〜５０ｃｍ２／ｖｓとなり
、ＣｄＳｅ単結晶で報告されている〜６００ ｃ ｍ
２ ／ ｖ ｓという値に比べて、非常に小さ（なって
しまう。
本発明は、キャリアの結晶粒界での散乱の影響を少なく
シ、実効的なキャリアの移動度を大きくすることを目的
とする。
シ、実効的なキャリアの移動度を大きくすることを目的
とする。
課題を解決するための手段
絶縁基板上にソース（ドレイン）電極層、ＣｄＳｅ半導
体層、ドレイン（ソース）電極層を、順次、絶縁基板と
平行に、且つ、ＣｄＳｅ半導体層を挟む２層の電極が、
電気的接触を持たないように積層し、前記３層の１端面
を一致させるようにパターンニングし、その上に、前記
端面を覆う形状のゲート絶縁膜を形成し、更にその上に
、前記ゲート絶縁膜上でその下に前記端面を含み、前記
ソース（ドレイン） 、ＣｄＳｅ半導体層、ドレイン（
ソース）電極と電気的接触を持たない領域に、ゲート電
極を形成する。
体層、ドレイン（ソース）電極層を、順次、絶縁基板と
平行に、且つ、ＣｄＳｅ半導体層を挟む２層の電極が、
電気的接触を持たないように積層し、前記３層の１端面
を一致させるようにパターンニングし、その上に、前記
端面を覆う形状のゲート絶縁膜を形成し、更にその上に
、前記ゲート絶縁膜上でその下に前記端面を含み、前記
ソース（ドレイン） 、ＣｄＳｅ半導体層、ドレイン（
ソース）電極と電気的接触を持たない領域に、ゲート電
極を形成する。
作用
上記の構成によれば、ＣｄＳｅ膜は基板に対して垂直に
、強いＣ軸配向性を持っており、基板に対して垂直方向
に結晶成長が起こりやすい。従って、基板に対して垂直
方向の結晶粒界の密度は基板に対して平行方向に比べて
？小さくなる。そのため、ＣｄＳｅ薄膜トランジスタの
キャリアの導通路が、基板に対して、垂直方向に形成さ
れるようにすることで、キャリアの結晶粒界での散乱の
影響を少な（なり、実効的なキャリアの移動度が大きく
なる。
、強いＣ軸配向性を持っており、基板に対して垂直方向
に結晶成長が起こりやすい。従って、基板に対して垂直
方向の結晶粒界の密度は基板に対して平行方向に比べて
？小さくなる。そのため、ＣｄＳｅ薄膜トランジスタの
キャリアの導通路が、基板に対して、垂直方向に形成さ
れるようにすることで、キャリアの結晶粒界での散乱の
影響を少な（なり、実効的なキャリアの移動度が大きく
なる。
実施例
以下、本発明の実施例を、図面を用いて説明する。第１
図は、本発明による薄膜トランジスタの構成である。
図は、本発明による薄膜トランジスタの構成である。
第１図に示すように、ガラス基板１上に、膜厚が５０ｎ
ｍ程度のＮｉＣｒ層を、電子ビーム蒸着法で形成し、ソ
ース（ドレイン）電極２とする。
ｍ程度のＮｉＣｒ層を、電子ビーム蒸着法で形成し、ソ
ース（ドレイン）電極２とする。
その上に、半導体層として、ＣｄＳｅ膜３を５００ｎｍ
程度、抵抗加熱蒸着法で形成する。その上に、ドレイン
（ソース）電極４として、膜厚が５０ｎｍ程度のＮｉＣ
ｒ層を、電子ビーム蒸着法で形成する。その後、ＮｉＣ
ｒ層２）ＣｄＳｅ膜３、ＮｉＣｒ層４を、−度に逆スッ
パタエッチングを行い、前記３層の１端面を一致させる
ようにパターンニングを行う。前記端面を覆う形状に、
ゲート絶縁膜５として、例えば、スパッタリング法で作
製した２００ｎｍ程度の厚さのＡｌ−Ｔａ−０層を形成
する。更に、その上に、ゲート絶縁膜５上で、その下に
前記３層の端面を含み、前記ソース（ドレイン）電極２
）ＣｄＳｅ半導体層３、ドレイン（ソース）電極４と電
気的接触を持たない領域に、ゲート電極６を、３０ｎｍ
程度、抵抗加熱蒸着法で形成する。
程度、抵抗加熱蒸着法で形成する。その上に、ドレイン
（ソース）電極４として、膜厚が５０ｎｍ程度のＮｉＣ
ｒ層を、電子ビーム蒸着法で形成する。その後、ＮｉＣ
ｒ層２）ＣｄＳｅ膜３、ＮｉＣｒ層４を、−度に逆スッ
パタエッチングを行い、前記３層の１端面を一致させる
ようにパターンニングを行う。前記端面を覆う形状に、
ゲート絶縁膜５として、例えば、スパッタリング法で作
製した２００ｎｍ程度の厚さのＡｌ−Ｔａ−０層を形成
する。更に、その上に、ゲート絶縁膜５上で、その下に
前記３層の端面を含み、前記ソース（ドレイン）電極２
）ＣｄＳｅ半導体層３、ドレイン（ソース）電極４と電
気的接触を持たない領域に、ゲート電極６を、３０ｎｍ
程度、抵抗加熱蒸着法で形成する。
第３図は、絶縁基板に蒸着したＣｄＳｅ膜のＸ線回折を
示す図である。この図の唯一のピークは、ＣｄＳｅの（
００２）面のものである。これから明らかなように、Ｃ
ｄＳｅ膜は基板に対して垂直に、強いＣ軸配向性を持っ
ており、基板に対して垂直方向に結晶成長が起こりやす
い。そのため、基板に対して垂直方向の結晶粒界の密度
は基板に対して平行方向に比べて、小さ（なる。そのた
め、ＣｄＳｅ薄膜トランジスタのキャリアの導通路が、
基板に対して、垂直方向に形成されるようにすることで
、キャリアの結晶粒界での散乱の影響を少なくし、実効
的なキャリアの移動度を大きくすることができる。
示す図である。この図の唯一のピークは、ＣｄＳｅの（
００２）面のものである。これから明らかなように、Ｃ
ｄＳｅ膜は基板に対して垂直に、強いＣ軸配向性を持っ
ており、基板に対して垂直方向に結晶成長が起こりやす
い。そのため、基板に対して垂直方向の結晶粒界の密度
は基板に対して平行方向に比べて、小さ（なる。そのた
め、ＣｄＳｅ薄膜トランジスタのキャリアの導通路が、
基板に対して、垂直方向に形成されるようにすることで
、キャリアの結晶粒界での散乱の影響を少なくし、実効
的なキャリアの移動度を大きくすることができる。
その後、アルゴンガス雰囲気中で、フラッシュアニール
を行う。通常のような長時間（例えば、３０分）のアニ
ールでは、電極材料であるＮｉＣｒが、ＣｄＳｅ膜へ拡
散し、第４図に示すようなトランジスタ特性となり、良
好な特性を示さない。また、アニールを行わないと、Ｃ
ｄ Ｓ ｅ膜とＮｉＣｒ膜の接触抵抗が大きくなり、第
５図に示すような特性となり、フラッシュアニールは、
単時間であるため、良好なオーミック接触が得られ、且
つ、拡散は小さい。フラッシュアニールを行ったときの
特性は、第６図に示すようなトランジスタ特性となり、
良好な特性を示す。この時のキャリアの移動度は、３０
０〜４００ ｃ ｍ ２ ／ ｖＢであった。
を行う。通常のような長時間（例えば、３０分）のアニ
ールでは、電極材料であるＮｉＣｒが、ＣｄＳｅ膜へ拡
散し、第４図に示すようなトランジスタ特性となり、良
好な特性を示さない。また、アニールを行わないと、Ｃ
ｄ Ｓ ｅ膜とＮｉＣｒ膜の接触抵抗が大きくなり、第
５図に示すような特性となり、フラッシュアニールは、
単時間であるため、良好なオーミック接触が得られ、且
つ、拡散は小さい。フラッシュアニールを行ったときの
特性は、第６図に示すようなトランジスタ特性となり、
良好な特性を示す。この時のキャリアの移動度は、３０
０〜４００ ｃ ｍ ２ ／ ｖＢであった。
発明の効果
本発明によれば、移動度が大きい薄膜トランジスタが得
られるため、特に、スピードを要求される、各種トラン
ジスタ回路に広（活用できる。
られるため、特に、スピードを要求される、各種トラン
ジスタ回路に広（活用できる。
第１図は、本発明の一実施例における薄膜トランジスタ
の構成を示す断面図、第２図は、従来の薄膜トランジス
タの構成を示す断面図、第３図は、ＣｄＳｅ膜のＸ線回
折パターンを示す図、第４図は、本発明にもとすく構造
の薄膜トランジスタの、長持間（〜３０分）のアニール
を行った後の特性図、第５図は、同薄膜トランジスタの
、アニールしなかった時の特性図、第６図は、同薄膜ト
ランジスタの、フラッシュアニールした後の特性図であ
る。 １・・絶縁基板、２・・ソース（ドレイン）電極、３・
・ＣｄＳｅ膜、４・・ソース（ドレイン）電極、５・・
ゲート絶縁膜、６・・ゲート電極。 代理人の氏名 弁理士 粟野重孝 ほか１名Ｃｃｌａｅ
順
の構成を示す断面図、第２図は、従来の薄膜トランジス
タの構成を示す断面図、第３図は、ＣｄＳｅ膜のＸ線回
折パターンを示す図、第４図は、本発明にもとすく構造
の薄膜トランジスタの、長持間（〜３０分）のアニール
を行った後の特性図、第５図は、同薄膜トランジスタの
、アニールしなかった時の特性図、第６図は、同薄膜ト
ランジスタの、フラッシュアニールした後の特性図であ
る。 １・・絶縁基板、２・・ソース（ドレイン）電極、３・
・ＣｄＳｅ膜、４・・ソース（ドレイン）電極、５・・
ゲート絶縁膜、６・・ゲート電極。 代理人の氏名 弁理士 粟野重孝 ほか１名Ｃｃｌａｅ
順
Claims (2)
- （１）絶縁基板上にソース（ドレイン）電極層、ＣｄＳ
ｅ半導体層、ドレイン（ソース）電極層を、順次、絶縁
基板と平行に、且つ、ＣｄＳｅ半導体層を挟む２層の電
極が、電気的接触を持たないように積層し、前記３層の
１端面を一致させるようにパターンニングし、その上に
、前記端面を覆う形状のゲート絶縁膜を形成し、更にそ
の上に、前記ゲート絶縁膜上でその下に前記端面を含み
、前記ソース（ドレイン）、ＣｄＳｅ半導体層、ドレイ
ン（ソース）電極と電気的接触を持たない領域に、ゲー
ト電極を形成したことを特徴とする薄膜トランジスタ。 - （２）特許請求の範囲第１項記載の薄膜トランジスタを
、不活性ガス中でフラッシュアニールすることを特徴と
する薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63207641A JPH0256970A (ja) | 1988-08-22 | 1988-08-22 | 薄膜トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63207641A JPH0256970A (ja) | 1988-08-22 | 1988-08-22 | 薄膜トランジスタとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0256970A true JPH0256970A (ja) | 1990-02-26 |
Family
ID=16543147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63207641A Pending JPH0256970A (ja) | 1988-08-22 | 1988-08-22 | 薄膜トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0256970A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003058723A1 (fr) * | 2001-12-28 | 2003-07-17 | National Institute Of Advanced Industrial Science And Technology | Transistor a film mince organique et son procede de fabrication |
| CN106024906A (zh) * | 2016-07-18 | 2016-10-12 | 京东方科技集团股份有限公司 | 一种薄膜晶体管、显示基板以及液晶显示装置 |
-
1988
- 1988-08-22 JP JP63207641A patent/JPH0256970A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003058723A1 (fr) * | 2001-12-28 | 2003-07-17 | National Institute Of Advanced Industrial Science And Technology | Transistor a film mince organique et son procede de fabrication |
| US7138682B2 (en) | 2001-12-28 | 2006-11-21 | National Institute Of Advanced Industrial Science And Technology | Organic thin-film transistor and method of manufacturing the same |
| CN106024906A (zh) * | 2016-07-18 | 2016-10-12 | 京东方科技集团股份有限公司 | 一种薄膜晶体管、显示基板以及液晶显示装置 |
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