JPH0257746B2

JPH0257746B2 -

Info

Publication number: JPH0257746B2
Application number: JP59062849A
Authority: JP
Inventors: Kazuo Hikawa; Kazuya Toyomaki; Hiroyuki Yamazaki
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1984-03-30
Filing date: 1984-03-30
Publication date: 1990-12-05
Also published as: JPS60206339A; DE3511698A1; GB2157904B; GB2157904A; US4628282A; GB8508241D0; DE3511698C2

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、デジタル信号復調装置のビツトクロ
ツク信号発生装置、特に、ビツトクロツク信号の
位相情報を間欠的に含んでいる周期信号で構成さ
れる如き変調方式に従つて変調されているデジタ
ル信号を被復調信号として、その被復調信号を用
いて記録伝送が行なわれるようになされている機
器に良好に使用できるデジタル信号復調装置のビ
ツトクロツク信号発生装置に関する。

（従来技術と問題点）デジタル信号の記録、伝送に当つて、デジタル
信号が各種の変調方式の内から選定された変調方
式によつて変調された状態のものとされることは
周知のとおりである。

そして、被復調信号の復調に際してはビツトク
ロツク信号が必要とされるが、変調方式によつて
は被復調信号中にビツトクロツクの位相情報が間
欠的にしか含まれていない場合がある。

ところで、前述のようにビツトクロツク信号の
位相情報が間欠的にしか含まれていない周期信号
で構成されているデジタル信号の被復調信号か
ら、復調時に必要とされるビツトクロツク信号を
発生させる場合に、通常構成のフエーズ・ロツク
ド・ループを使用したところで、ビツトクロツク
信号が得られないことは、被復調信号中にビツト
クロツク信号の位相情報が間欠的にしか存在して
いないことから考えても容易に理解できる。

それで、従来、例えばコンパクトデイスクの再
生装置において、EFM信号の復調のためのビツ
トクロツク信号を得るのに、EFM信号における
最長の周期11Tのパルスのパルス巾と、最短の周
期3Tのパルスのパルス巾とを、電圧制御発振器
で発振されたビツトクロツク信号を用いて計測
し、その計測結果に応じて電圧制御発振器の発振
周波数を自動制御して、ビツトクロツク信号の周
期を自動的に変化させるようにすることが提案さ
れたが、この既提案では電圧制御発振器に与える
制御信号を作るのに、EFM信号における最長の
周期11Tのパルスのパルス巾の計測と、最短の周
期3Tのパルスのパルス巾の計測とを行なうよう
にしていたので、構成が複雑になるという問題点
があつた。

また、記録媒体から再生された信号の場合に
は、再生信号に時間軸変動分が含まれるが、伝送
された信号のように時間軸変動を含んでいない信
号、あるいは、記録媒体から再生された信号でも
それに時間軸変動がわづかしか含まれていない信
号の場合には、従来のパルス巾の計測の仕方に比
べて簡単な手段を適用した装置の出現が望まれ
た。

（問題点を解決するための手段）本発明は、ビツトクロツク信号の位相情報を間
欠的に含んでいる周期信号で構成される如き変調
方式に従つて変調されているデジタル信号を被復
調信号として、その被復調信号における波形の立
上りと立下りとの何れか一方の時間位置、もしく
は双方の時間位置から、前記したビツトクロツク
信号の周期よりも短い予め定められたパルス巾を
有する検出窓パルスを発生させる手段と、前記の
検出窓パルスを位相比較回路と電圧制御発振器と
を含んで構成されているフエーズ・ロツクド・ル
ープに比較波として与える手段と、前記したフエ
ーズ・ロツクド・ループ中の電圧制御発振器から
得られるビツトクロツク信号パルスと、別に設け
たパルス源で発生されたパルスとの双方のパルス
の内の一方のパルスを計測用の基準のパルスとし
て、前記した双方のパルスの内の他方のパルスの
周期を前記した基準のパルスでカウントしたとき
の計測値をＮとしたときに、前記した計測用の基
準のパルスで前記した双方のパルスの内の他方の
パルスの周期をカウントしたときの計測値Ｎが、
電圧制御発振器における発振周波数の許容の変化
範囲と対応して定められた最小値N1以下の場合
に第１の信号を発生させる手段と、前記した計測
用の基準のパルスで、前記した双方のパルスの内
の他方のパルスの周期をカウントしたときの計測
値Ｎが、電圧制御発振器における発振周波数の許
容の変化範囲と対応して定められた最大値N2以
上の場合に第２の信号を発生させる手段と、前記
した第１の信号と第２の信号とによつて誤差信号
を得る手段と、前記した誤差信号によつて前記し
たフエーズ・ロツクド・ループ中の位相比較回路
の誤差信号を制御する手段とを備えてなるデジタ
ル信号復調装置のビツトクロツク信号発生装置、
及びビツトクロツク信号の位相情報を間欠的に含
んでいる周期信号で構成される如き変調方式に従
つて変調されているデジタル信号を被復調信号と
して、その被復調信号における波形の立上りと立
下りとの何れか一方の時間位置、もしくは双方の
時間位置から、前記したビツトクロツク信号の周
期よりも短い予め定められたパルス巾を有する検
出窓パルスを発生させる手段と、前記の検出窓パ
ルスを位相比較回路と電圧制御発振器とを含んで
構成されているフエーズ・ロツクド・ループに比
較波として与える手段と、前記したフエーズ・ロ
ツクド・ループ中の電圧制御発振器から得られる
ビツトクロツク信号パルスと、別に設けたパルス
源で発生されたパルスとの双方のパルスの内の一
方のパルスを計測用の基準のパルスとして、前記
した双方のパルスの内の他方のパルスの周期を前
記した基準のパルスでカウントしたときの計測値
をＮとしたときに、前記した計測用の基準のパル
スで前記した双方のパルスの内の他方のパルスの
周期をカウントしたときの計測値Ｎが、電圧制御
発振器における発振周波数の許容の変化範囲と対
応して定められた最小値N1以下の場合に第１の
信号を発生させる手段と、前記した計測用の基準
のパルスで、前記した双方のパルスの内の他方の
パルスの周期をカウントしたときの計測値Ｎが、
電圧制御発振器における発振周波数の許容の変化
範囲と対応して定められた最大値N2以上の場合
に第２の信号を発生させる手段と、前記した第１
の信号が所定の期間以上にわたつて発生されたと
きに、その状態に応じた第１の誤差信号が出力さ
れるようにする手段と、前記した第２の信号が所
定の期間以上にわたつて発生されたときに、その
状態に応じて第２の誤差信号が出力されるように
する手段と、前記した第１、第２の誤差信号によ
つて前記したフエーズ・ロツクド・ループ中の位
相比較回路の誤差信号を制御する手段とを備えて
なるデジタル信号復調装置のビツトクロツク信号
発生装置を提供するものである。

（実施例）以下、添付図面を参照して本発明のデジタル信
号復調装置のビツトクロツク信号発生装置につい
て、その具体的な内容を詳細に説明する。

第１図及び第２図は、本発明のデジタル信号復
調装置のビツトクロツク信号発生装置の各異なる
実施例のブロツク図であつて、第１図及び第２図
において、１は被復調信号の入力端子、すなわ
ち、ビツトクロツク信号の位相情報を間欠的に含
んでいる周期信号で構成される如き変調方式に従
つて変調されているデジタル信号による被復調信
号の入力端子であり、この入力端子１に供給され
た被復調信号は検出窓パルス発生回路DWCに与
えられる。

以下の記載では、ビツトクロツク信号の位相情
報を間欠的に含んでいる周期信号で構成される如
き変調方式に従つて変調されているデジタル信号
による被復調信号が、ビツトクロツク信号の周期
Ｔの予め定められた範囲の倍数（３倍〜11倍）の
周期（3T〜11T）を有している周期信号によつ
て構成されるような変調方式に従つて変調されて
いるデジタル信号による被復調信号、すなわち
EFM信号（以下、単にEFM信号と記載する）で
あるとして、EFM信号を一例に挙げて説明が行
なわれている。

前記した検出窓パルス発生回路DWCでは、そ
れに入力されたEFM信号における波形の立上り
と立下りとの何れか一方の時間位置、もしくは双
方の時間位置から、前記したビツトクロツク信号
Pcの周期Ｔよりも短い予め定められたパルス巾
Twを有する検出窓パルスPwを発生する。以下
の実施例では、前記した検出窓パルスPwが、ビ
ツトクロツク信号Pcの周期の1/2のパルス巾のも
のとして示されている。

前記した検出窓パルス発生回路DWCで発生さ
れた検出窓パルスPwは、位相比較回路PCと電圧
制御発振器VCOとを含んで構成されているフエ
ーズ・ロツクド・ループPLLの入力端子１０に
比較波として与えられる。

第１図及び第２図において、FCCは周波数比
較回路FCCであり、この周波数比較回路FCCの
入力端子２には、前記したフエーズ・ロツクド・
ループPLLにおける電圧制御発振器VCOから出
力された第３図のｂに示されているようなビツト
クロツク信号パルスPcが供給されている。

そして、周波数比較回路FCCでは、前記した
フエーズ・ロツクド・ループPLL中の電圧制御
発振器VCOから得られる第３図のｂに示されて
いるようなビツトクロツク信号パルスPcと、別
に設けたパルス源SSGで発生されたパルスとの双
方のパルスの内の一方のパルスを計測用の基準の
パルスとして、前記した双方のパルスの内の他方
のパルスの周期を前記した計測用の基準のパルス
でカウントしたときの計測値をＮとしたときに、
前記した計測用の基準のパルスで前記した双方の
パルスの内の他方のパルスの周期をカウントした
ときの計測値Ｎが、電圧制御発振器における発振
周波数の許容の変化範囲と対応して定められた最
小値N1以下の場合に第１の信号を発生させるよ
うな動作を行なうとともに、前記した計測用の基
準のパルスで、前記した双方のパルスの内の他方
のパルスの周期をカウントしたときの計測値Ｎ
が、電圧制御発振器における発振周波数の許容の
変化範囲と対応して定められた最大値N2以上の
場合に第２の信号を発発生させるという動作を行
なう。

以下の説明においては、第１図及び第２図中に
示されている周波数比較回路は、前記したフエー
ズ・ロツクド・ループPLL中の電圧制御発振器
VCOから得たビツトクロツク信号パルスPcを計
測用の基準のパルスとして、別に設けたパルス源
SSGで発生されたパルスの周期を計測するような
構成が採用されているものとされているが、本発
明の実施に当つては、前記の別に設けたパルス源
SSGで発生されたパルスを計測用の基準のパルス
とし、その計測用の基準のパルスによつて前記し
たフエーズ・ロツクド・ループPLL中の電圧制
御発振器VCOから得たビツトクロツク信号パル
スPcの周期を計測するような構成が採用されて
もよい。

第１図及び第２図中の周波比較回路FCCにお
いて、SSGは別に設けられたパルス源であり、こ
のパルス源SSGは例えば水晶発振器を含んで構成
されていて、それから一定周期のパルスを出力し
てそれをカウンタCTに供給する。

カウンタCTでは、フエーズ・ロツクド・ルー
プPLL中の電圧制御発器VCOで発生されたビツ
トクロツク信号パルスPcを計測用の基準パルス
としてパルス源SSGで発生されたパルスの周期を
計測することにより、前記したパルス源SSGで発
生されたパルスの周期と対応して得られる計数Ｎ
をラツチ回路LCを介して第１の数値比較器COM
１と第２の数値比較器COM２とに与える。

前記のように、別に設けたパルス源SSGから出
力されたパルスの周期を、被計数パルスとしてカ
ウンタCTに与えられているビツトクロツク信号
パルスPcの個数によつて計測するのには、前記
した別に設けたパルス源SSGから出力されたたパ
ルスの立上りエツジ毎にカウンタCTがクリアさ
れるようにすればよい。それにより、前記したカ
ウンタCTにおける計数値Ｎは、前記したビツト
クロツク信号パルスPcの周期と対応しているも
のとなつている。

前記したラツチ回路LCは、前記したカウンタ
CTに対してクリアパルスとして与えられている
前記した別に設けたパルス源SSGから出力された
パルスの立上りエツジがラツチ信号として供給さ
れることにより、その時点の計数値Ｎを第１、第
２の計数値比較器COM１，COM２に与える。

前記したビツトクロツク信号Pcの周期と対応
しているカウンタCTの計数値Ｎが与えられる第
１の数値比較器COM１には、閾値として数値N1
が与えられており、また、前記したカウンタCT
の計数値Ｎが与えられるる第２の数値比較器
COM２には、閾値として数値N2が与えられてい
る。

前記の閾値として与えられる数値N1は、ビツ
トクロツク信号パルスPcの周期の許容誤差範囲
における最長の周期と対応する計数値であり、ま
た、数値N2はビツトクロツク信号パルスPcの周
期の許容誤差範囲における最短の周期と対応する
計数値である。

今、前記のカウンタCTの計数値Ｎが、Ｎ＜N1
の場合、すなわちビツトクロツク信号パルスPc
の周期が、許容限界値以上に長くなつたときは、
第１の数値比較器COM１からは負のパルスによ
る第１の信号が出力され、また、前記のカウンタ
CTの計数値Ｎが、N2＜Ｎの場合、すなわち、ビ
ツトクロツク信号Pcの周期が、許容限界値以上
に短くなつたときは、第２の数値比較器COM２
からは正のパルスによる第２の信号が出力され
る。

第１図中に示されている周波数比較回路FCC
においては、それの第１の数値比較器COM１か
ら出力された第１の信号Ｓ１を出力端子３を介し
て誤差信号発生回路ESGの入力端子５に与え、
また、前記した第２の数値比較器COM２から出
力された第２の信号Ｓ２は出力端子４を介して誤
差信号発生回路ESGの入力端子６に与えられる
ようになされており、他方、第２図中に示されて
いる周波数比較回路FCCにおいては、それの第
１の数値比較器COM１から出力された第１の信
号Ｓ１を出力端子３を介して第１の誤差信号発生
回路ESG１の入力端子５に与え、また、前記し
た第２の数値比較器COM２から出力された第２
の信号Ｓ２は出力端子４を介して第２の誤差信号
発生回路ESG２の入力端子６に与えられるよう
になされている。

まず、第１図中に示されている前記した誤差信
号発生回路ESGでは、それの入力端子５に対し
て供給される第１の信号Ｓ１と、それの入力端子
６に対して供給されている第２の信号Ｓ２とを、
抵抗７と抵抗８とからなるアナログ加算算回路に
よつて加算して誤差信号Seを出力端子９からフ
エーズ・ロツクド・ループPLL中の位相比較回
路PCの入力端子１２に供給される。

前記した誤差信号発生回路ESGによつて発生
された誤差信号Seが、前記したフエーズ・ロツ
クド・ループPLL中の位相比較回路PCの入力端
子１２に供給されるのは、前記した入力端子１に
供給されたEFM信号とフエーズ・ロツクド・ル
ープPLL中の電圧制御発振器VCOから発生され
たビツトクロツク信号Pcとの相対的な位相差が
著るしく大きくなつている状態のときであり、フ
エーズ・ロツクド・ループPLL中の位相比較回
路PCは、それの入力端子１２に供給された前記
の誤差信号Seにより、位相比較回路PC中の誤差
信号が制御されて、フエーズ・ロツクド・ループ
PLLを迅速に位相同期している状態にされるの
である。

すなわち、ビツトクロツク信号パルスPcの周
期が正規の場合には、前記の周波数比較回路
FCCにおける第１の数値比較器COM１から誤差
信号発生回路ESGの入力端子５に与えられる信
号はハイレベルであり、また、前記の周波数比較
回路FCCにおける第２の数値比較器COM２から
誤差信号発生回路ESGの入力端子６に与えられ
る信号はローレベルであるから、ビツトクロツク
信号パルスPcの周期が正規の場合には誤差信号
発生回路ESGからは誤差信号が発生されず、こ
の場合に誤差信号発生回路ESGの出力端子９に
送出される信号は、ハイレベルとローレベルとの
中間のレベルの信号となる。

したがつて、ビツトクロツク信号パルスPcの
周期が正規の場合に、誤差信号発生回路ESGか
ら位相比較回路PCの入力端子１２に供給される
信号によつても位相比較回路PCの誤差信号が変
化されることはない。

次にビツトクロツク信号パルスPcの周期が正
規の場合に比べて短くなり、前記の周波数比較回
路FCCにおける第２の数値比較器COM２から誤
差信号発生回路ESGの入力端子６に与えられる
信号がハイレベルになつた場合に、この状態にお
いても前記の周波数比較回路FCCにおける第１
の数値比較器COM１から誤差信号発生回路ESG
の入力端子５に与えられている信号のレベルは、
前記したビツトクロツク信号パルスPcの周期が
正規の場合における信号のレベルと同様にハイレ
ベルであるから、ビツトクロツク信号パルスPc
の周期が正規の場合に比べて短くなつたときに、
誤差信号発生回路ESGの出力端子９に送出され
る信号は、ハイレベルの信号になり、この場合に
は誤差信号発生回路ESGから位相比較回路PCの
入力端子１２に供給される信号によつて位相比較
回路PCの誤差信号が変化され、フエーズ・ロツ
クド・ループPLL中の電圧制御発振器VCOから
発生されるビツトクロツク信号パルスPcの周期
が急速に正規の周期になるように長くなされる。

次いで、ビツトクロツク信号パルスPcの周期
が正規の場合に比べて長くなり、前記の周波数比
較回路FCCにおける第１の数値比較器COM１か
ら誤差信号発生回路ESGの入力端子５に与えら
れる信号がローレベルになつた場合に、この状態
においても前記の周波数比較回路FCCにおける
第２の数値比較器COM２から誤差信号発生回路
ESGの入力端子６に与えられている信号のレベ
ルは、前記したビツトクロツク信号パルスPcの
周期が正規の場合における信号のレベルと同様に
ローレベルであるから、ビツトクロツク信号パル
スPcの周期が正規の場合に比べて長くなつたと
きに、誤差信号発生回路ESGの出力端子９に送
出される信号は、ローレベルの信号になり、この
場合には誤差信号発生回路ESGから位相比較回
路PCの入力端子１２に供給される信号によつて
位相比較回路PCの誤差信号が変化され、フエー
ズ・ロツクド・ループPLL中の電圧制御発振器
VCOから発生されるるビツトクロツク信号パル
スPcの周期が急速に正規の周期になるように短
くなされる。

次に第２図に示されている第１の誤差信号発生
回路ESG１では、それの入力端子５に対して供
給された第１の信号Ｓ１がインバータINVを介
して第１のシフトレジスタSR１に与えられ、ま
た、前記した第２の誤差信号発生回路ESG１で
は、それの入力端子６に対して供給された第２の
の信号Ｓ２が第２のシフトレジスタSR１に与え
られる。

前記した第１、第２の各シフトレジスタSR１，
SR２は、既述した周波数比較回路FCCに設けら
れているパルス源SSGからカウンタCTとラツチ
回路LCとに供給されているパルスと同一のパル
スがクロツク信号として供給されている。

そして、前記した第１、第２の各シフトレジス
タSR１，SR２は、それにクロツクが供給された
時点にデータ端子Ｄに与えられている情報を取込
んで１ステツプだけシフトさせる。

第１のシフトレジスタSR１におけるQ1〜Q3の
３つの出力は、ナンド回路NANDに与えられて
おり、また第２のシフトレジスタSR１における
Q1〜Q3の３つの出力は、アンド回路ANDに与え
られているから、第１の誤差信号発生回路ESG
１における前記のナンド回路NANDの出力側に
は、第１のシフトレジスタSR１におけるQ1〜Q3
の３つの出力が共にハイレベルになつたときだけ
にローレベルの信号が出力され、また、第２の誤
差信号発生回路ESG２における前記のアンド回
路ANDの出力側には、第２のシフトレジスタSR
２におけるQ1〜Q3の３つの出力が共にハイレベ
ルになつたときだけにハイレベルの信号が出力さ
れる。

前記した第１の誤差信号発生回路ESG１に設
けられているナンド回路NANDの出力側には、
抵抗四４３，４４の各一端が接続されており、ま
た、第２の誤差信号発生回路ESG２の出力側に
は抵抗４５，４６の各一端が接続されている。前
記した抵抗４３，４５の他端には論理回路におけ
るハイレベルの電圧Ｈが接続されており、また前
記した抵抗４４，４６の他端は互に接続されてそ
こに出力端子９が接続されている。

しがつて、前記した構成を有する第１の誤差信
号発生回路ESG１においては、第１のシフトレ
ジスタSR１におけるそれぞれのQ1〜Q3の３つの
出力が共にハイレベルの状態にならない限りは第
１の誤差信号を発生しない。また、前記記した構
成を有する第２の誤差信号発生回路ESG２にお
いては、第２のシフトレジスタSR２におけるそ
れぞれのQ1〜Q3の３つの出力が共にハイレベル
の状態にならない限りは第２の誤差信号を発生し
ない。

すなわち、第２図中に示されている構成態様を
有する第１、第２の誤差信号発生回路ESG１，
ESG２からは、所定の期間以上（図示の実施例
ではシフトレジスタに加えられるクロツク３個分
の期間であるが、所定の期間は任意に設定できる
ことはいうまでもない）にわたつて発生したとき
に始めて第１、第２の誤差信号が発生されるか
ら、この第２図に示されている実施例において
は、例えば、入力端子１に供給されたEFM信号
にドロツプアウトが発生していても、それに周波
数比較回路FCCが一々応答動作することもなく、
したがつて周波数がスキツプするようなことも起
らない。

第２図の実施例に示されている装置において、
フエーズ・ロツクド・ループPLL中の電圧制御
発振器VCOから出力されたビツトクロツク信号
パルスPcの周期が正規の場合には、周波数比較
回路FCCにおける第１の数値比較器COMP１の
出力がハイレベルになつており、また、第２の数
値比較器COMP２の出力がローレベルとなつて
いるから、第１の数値比較器COMP１からのハ
イレベルの出力がインバータINVを介して与え
られる第１のシフトレジスタSR１への入力も、
第２の数値比較器COMP２からのローレベルの
出力が与えられる第２のシフトレジスタSR２へ
の入力も、ともにローレベルであり、したがつ
て、第１、第２のシフトレジスタSR１，SR２の
各出力はすべてローレベルであり、ナンド回路
NANDの出力はハイレベル、アンド回路ANDの
出力はローレベルとなり、第１、第２の誤差信号
発生回路ESG１，ESG２の出力端子９はハイレ
ベルとローレベルとの中間の電圧となる。

次に、第２図の実施例に示されている装置にお
いて、フエーズ・ロツクド・ループPLL中の電
圧制御発振器VCOから出力されたビツトクロツ
ク信号パルスPcの周期が正規の場合に比べて長
くなつたときは、周波数比較回路FCCにおける
第１の数値比較器COMP１の出力がローレベル
となり、また、第２の数値比較器COMP２の出
力もローレベルとなつている。

それで、第１の数値比較器COMP１からのロ
ーレベルの出力がインバータINVを介してハイ
レベルとなされて与えられる第１のシフトレジス
タSR１は、それへの入力信号が所定の期間にわ
たつてハイレベルに保持された状態において３つ
の出力がすべてハイレベルとなる。

一方、今考えている状態において、第２の数値
比較器COMP２からのローレベルの出力が与え
られている第２のシフトレジスタSR２からの出
力はローレベルであるから、第２のシフトレジス
タSR２からの出力はすべてローレベルとなる。

したがつて、ナンド回路NANDの出力とアン
ド回路ANDの出力とはともにローレベルとなり、
第１、第２の誤差信号発生回路ESG１，ESG２
の出力端子９から位相比較回路PCの入力端子１
２にはローレベルの誤差信号が送出され、この場
合に第１、第２の誤差信号発生回路ESG１，
ESG２の出力端子９から位相比較回路PCの入力
端子１２に供給される信号によつて位相比較回路
PCの誤差信号が変化され、フエーズ・ロツク
ド・ループPLL中の電圧制御発振器VCOから発
生されるビツトクロツク信号パルスPcの周期が
急速に正規の周期になるように短くなされる。

次いで、第２図の実施例に示されている装置に
おいて、フエーズ・ロツクド・ループPLL中の
電圧制御発振器VCOから出力されたビツトクロ
ツク信号パルスPcの周期が正規の場合に比べて
短くなつたときは、周波数比較回路FCCにおけ
る第２の数値比較器COMP２の出力がハイレベ
ルとなり、また、前記の状態において第２の数値
比較器COMP２の出力もハイレベルとなつてい
る。

それで、第２の数値比較器COMP２からのハ
イレベルの出力が与えられている第２のシフトレ
ジスタSR２からの出力は、それへの入力信号が
所定の期間にわたつてハイレベルに保持された状
態において３つの出力がすべてハイレベルとな
る。

一方、今考えている状態において、第１の数値
比較器COMP１からのハイレベルの出力がイン
バータINVを介してローレベルとなされて与え
られる第１のシフトレジスタSR１の出力はロー
レベルとなる。

したがつて、ナンド回路NANDの出力とアン
ド回路ANDの出力とはともにハイレベルとなり、
第１、第２の誤差信号発生回路ESG１，ESG２
の出力端子９から位相比較回路PCの入力端子１
２にはハイレベルの誤差信号が送出され、この場
合に第１、第２の誤差信号発生回路ESG１，
ESG２の出力端子９から位相比較回路PCの入力
端子１２に供給される信号によつて位相比較回路
PCの誤差信号が変化され、フエーズ・ロツク
ド・ループPLL中の電圧制御発振器VCOから発
生されるビツトクロツク信号パルスPcの周期が
急速に正規の周期になるように長くなされる。

次に、第１図及び第２図中に示されているフエ
ーズ・ロツクド・ループPLL中の位相比較回路
PCの構成と動作とについて説明する。第１図及
び第２図中に示されているフエーズ・ロツクド・
ループPLL中の位相比較回路PCにおいて、それ
の入力端子１０，１１の内の入力端子１０には検
出窓パルス発生回路DWCで発生された第３図の
ａに示されているような検出窓パルスPwが供給
されており、また、入力端子１１にはフエーズ・
ロツクド・ループPLL中の電圧制御発振器VCO
で発生された例えば第３図のｂに示されているよ
うなビツトクロツク信号Pcが供給されている
｛第３図のｂに示されているビツトクロツク信号
Pcは、フエーズ・ロツクド・ループPLL中の電
圧制御発振器VCOが正規の周期を有しているビ
ツトクロツク信号Pcを発生している場合を例示
しているものである｝。

前記した入力端子１０に供給された検出窓パル
スPwは、ナンド回路１４にそれの一方入力とし
て与えられているとともに、排他的論理和回路１
５にもそれの一方入力として与えられている。ま
た、前記した入力端子１１に供給されたビツトク
ロツク信号Pcは、前記したナンド回路１４へそ
れの他方入力として与えられている。

第３図のａに示されている検出窓パルスPwと、
第３図のｂに示されているビツトクロツク信号
Pcとが与えられている前記したナンド回路１４
からは、第３図のｃに示されているようなパルス
Pnが出力されて、このパルスPnは前記した排他
的論理和回路１５へそれの他方入力として供給さ
れるとともに、排他的論理和回路１６にそれの一
方入力として供給される。

ナンド回路１４から出力された第３図のｃに示
されているパルスPnは、ビツトクロツク信号Pc
の波形の立下り縁に対して、波形の立上り縁が進
んでいる状態の検出窓パルスPwの波形の立上り
縁を立下り縁とし、また、前記したビツトクロツ
ク信号Pcの波形の立下り縁を立上り縁としてい
るパルスである。

前記のパルスPnは排他的論理和回路１６にそ
れの一方入力として与えられているが、排他的論
理和回路１６の他方入力には論理回路におけるハ
イレベルの電圧Ｈが供給されているから、前記の
排他的論理和回路１６の出力側には、第３図のｃ
に示されているパルスPnとは極性の反対なパル
スPnr｛第３図のｄ｝のが出力される。

前述したように、入力端子１０に供給された検
出窓パルスPwが、ナンド回路１４から出力され
たパルスPnとが２入力として供給されている排
他的論理和回路１５からは、第３図のｅに示され
ているようなパルスPx、すなわち、第３図のａ
に示されている検出窓パルスPwの波形の立下り
縁に対して、波形の立下り縁が進んでいる状態の
第３図のｂに示されているようなビツトクロツク
信号Pcの立下り縁を立下り縁とし、また、前記
した検出窓パルスPwの立下り縁を立上り縁とし
ているようなパルスPxが出力される。

前記した排他的論理和回路１５の出力側には、
抵抗１９，２１の各一端部が接続されており、ま
た、前記した排他的論理和回路１６の出力側に
は、抵抗２０，２２の各一端部が接続されてい
る。前記した抵抗１９，２０の各他端部には、論
理回路におけるハイレベルの電圧Ｈが接続されて
おり、また、前記した抵抗２１，２２の各他端部
は接続点Ａで互に接続されいる。

前記の接続点Ａには互に逆の接続極性で並列接
続されているダイオード２７，２８からなる雑音
低減回路２９の一端部が接続されており、また、
前記した雑音低減回路２９の他端部は演算増幅器
３０の反転入力端子に接続されている。

それで、前記した排他的論理和回路１５から出
力される第３図のｅに示されるようなパルスPx
と、前記した排他的論理和回路１６から出力され
る第３図のｅに示されるようなパルスPnrとは、
抵抗２１と抵抗２２とからなるアナログ加算回路
で加算されることにより、前記したＡ点には第３
図のｆに示されているような加算信号Paが出力
される。

前記のようにＡ点に現われた加算信号Paは、
それが雑音低減回路２９を介して演算増幅器３０
の反転入力端子に与えられる際に、雑音低減回路
２９におけるダイオード２７，２８の閾値電圧を
超える信号だけが演算増幅器３０の反転入力端子
に供給されるようになされるから、前記した雑音
低減回路２９により電圧制御発振器VCOに供給
される制御信号の雑音成分が減少できる。

演算増幅器３０の反転入力端子に供給された前
記の信号は、演算増幅器３０で積分されて出力端
子１３から電圧制御発振器VCOに対し、発振周
波数制御電圧として供給されるようになされてい
るのであるが、前記した演算増幅器３０の非反転
入力端子には、排他的論理和回路１７，１８の出
力電圧が、アナログ加算回路によつて加算された
Ｃ点の電圧が与えられるようになされていて、前
記した演算増幅器３０は前記のＣ点に現われた電
圧を閾値として、演算増幅器３０の反転入力端子
に供給された信号に対する積分動作を行なう。

すなわち、前記した排他的論理和回路１７に
は、それに対する２つの入力信号として、端子３
２からの電圧と、論理回路におけるローレベルの
電圧とが与えられており、また、前記した排他的
論理和回路１８には、それに対する２つの入力信
号として、端子３２からの電圧と、論理回路にお
けるハイレベルの電圧とが与えられている。前記
した端子３２に与える電圧は、論理回路における
ハイレベルの電圧でも、あるいは論理回路におけ
るローレベルの電圧でも、または前記したナンド
回路１４の出力電圧であつてもよい。

そして、排他的論理和回路１７の出力側は、抵
抗２３を介して論理回路におけるハイレベルの電
圧Ｈに接続されているとともに抵抗２５を介して
Ｃ点に接続されており、また、排他的論理和回路
１８の出力側は、抵抗２４を介して論理回路にお
けるハイレベルの電圧Ｈに接続されているととも
に抵抗２６を介してＣ点に接続されることによ
り、前記のようにして排他的論理和回路１７，１
８の出力電圧がアナログ加算回路によつて加算さ
れたＣ点の電圧が演算増幅器３０の非反転入力端
子に与えられて、前記した演算増幅器３０は、そ
れの非反転入力端子に与えられたＣ点の電圧を閾
値として、演算増幅器３０の反転入力端子に供給
された信号に対する積分動作を行なうのである。

第３図において、Ｈは論理回路におけるハイレ
ベルの電圧を示し、また、Ｌは論理回路における
ローレベルの電圧を示し、さらにＭは論理回路に
おけるハイレベルの電圧と論理回路におけるロー
レベルの電圧とがアナログ的に加算された結果と
して得られた電圧である。

第３図のａ〜第３図のｆに示されている波形図
を参照すれば判かるように、排他的論理和回路１
５から出力されるパルスPxと、排他的論理和回
路１６から出力されるパルスPnrとが、第３図の
ｄ，ｅに示されているように、共に同一のパルス
巾を示すパルスとなされている場合には、抵抗３
４とコンデンサ３３とを含んで構成されている演
算増幅器３０における積分動作の結果は０であ
り、この場合における位相比較回路PCからの出
力信号の信号レベルは、それまでの電圧を保持す
るので、位相比較回路PCからの出力信号による
電圧制御発振器VCOに対するチヤージ、デイス
チヤージは行なわれない。

しかし、第３図のａに示されている検出窓パル
スPwと、第３図のｂに示されているビツトクロ
ツク信号Pcとの相対的な位相関係が、第３図の
ａ，ｂに示されている状態からずれた場合には、、
第３図のｄに示されているパルスPnrのパルス巾
と、第３図のｅに示されているビツトクロツク信
号Pxのパルス巾とが互に異なるものとなるから、
演算増幅器３０で行なわれる積分動作の結果とし
て、正極性、または負極性の誤差信号が発生し、
それに従つて電圧制御発振器VCOは検出窓パル
スPwと、ビツトクロツク信号Pcとの相対的な位
相関係が、第３図のａ，ｂに示されている正規の
状態に戻されるように、それの発振周波数が自動
制御される。

なお、Ｂ点と入力端子１２との間には、互に逆
極性に接続された２個のダイオード３５，３６か
らなる雑音低減回路３７が接続されている。前記
した入力端子１２には、既述した第１、第２の誤
差信号発生回路ESG１，ESG２からの第１、第
２の誤差信号Ｓ１ｅ，Ｓ２ｅが供給されるのであ
る。

第４図は、位相比較回路PCの他の構成例を示
すブロツク図であり、この第４図において既述し
た第３図に示す位相比較回路PCにおける構成と
同等な構成部分には、第３図中で使用した図面符
号と同一の図面符号が付されている。また、第５
図のａ〜ｅは、電圧制御発振器VCOが正規の周
期のビツトクロツク信号を発生している状態での
第４図に示す位相比較回路PCの動作説明用の波
形図、第６図のａ〜ｅは、電圧制御発振器VCO
が正規の周期よりも短い周期のビツトクロツク信
号を発生している状態での第４図に示す位相比較
回路PCの動作説明用の波形図であり、さらに、
第７図のａ〜ｅは、電圧制御発振器VCOが正規
の周期よりも長いビツトクロツク信号を発生して
いる状態での第４図に示す位相比較回老PCの動
作説明用の波形図をそれぞれ示している。

第４図において、入力端子１０に供給された検
出窓パルスPwは、インバータ３９に供給される
とともに、Ｄ型フリツプフロツプ４１ののクリア
端子にも供給されている。また、入力端子１１に
供給されたビツトクロツク信号Pcは、インバー
タ３８に供給されているとともに、Ｄ型フリツプ
フロツプ４１のクロツク端子にも供給されてい
る。

前記したインバータ３９の出力信号は、Ｄ型フ
リツプフロツプ４２のクロツク端子に供給され、
また、前記したインバータ３８の出力信号は、Ｄ
型フリツプフロツプ４２のクリア端子とデータ端
子とに与えられている。また、前記したＤ型フリ
ツプフロツプ４１のデータ端子には、論理回路に
おけるハイレベルの電圧Ｈが与えられており、Ｄ
型フリツプフロツプ４１のＱ端子には、抵抗２
０，２２の各一端が接続され、前記のＤ型フリツ
プフロツプ４２のＱバー端子には、抵抗１９，２
１の各一端が接続されているのである。

また、Ｄ型フリツプフロツプ４０のクロツク端
子とデータ端子及びクリア端子などには、論理回
路におけるローレベルの電圧Ｌが供給され、ま
た、Ｄ型フリツプフロツプ４０のＱ端子には抵抗
２４，２６の各一端が接続され、Ｄ型フリツプフ
ロツプ４０のＱバー端子には抵抗２３，２５の各
一端が接続されている。

前記した抵抗１９，２０，２３，２４の各他端
部は、論理回路におけるハイレベルの電圧Ｈに接
続され、また、前記した抵抗２１，２２の他端部
はＡ点に接続され、抵抗２５，２６の他端部はＣ
点に接続されている。

そして、前記したＡ点は２個のダイオード２
７，２８からなる雑音低減回路２９とＢ点とを介
して演算増幅器３０の反転入力端子に接続され、
また、前記したＣ点は演算増幅器３０の非反転入
力端子に接続されている。前記したＢ点と入力端
子１２との間には２個のダイオード３５，３６よ
りなる雑音低減回路３７が接続されている。前記
した演算増幅器３０の出力側と反転入力端子との
間には、抵抗３４とコンデンサ３３との直列接続
回路が接続されている。

電圧制御発振器VCOで発生されたビツトクロ
ツク信号Pcが、正規の周期を有している状状態
において、前記した構成を有する第４図示の位相
比較回路PCは、各部の波形が第５図のａ〜ｅに
示すようなものとなるような動作を行なう。

すなわち、第５図示の波形図において、第５図
のａは第４図に示す位相比較回路PCにおける入
力端子１０に供給された検出窓パルスPwであり、
また第５図のｂは第４図に示す位相比較回路PC
のの入力端子１１に供給されているビツトクロツ
ク信号Pcであり、さらに第５図のｃは第４図に
示す位相比較回路PCにおけるＤ型フリツプフロ
ツプ４１のＱ端子に現われる常にローレベルの状
態の出力信号を示し、さらにまた、第５図のｄは
第４図に示す位相比較回路PCにおけるＤ型フリ
ツプフロツプ４２のＱバー端子に現われる常にハ
イレベルの状態の出力信号を示し、また、第５図
のｅは第４図に示す位相比較回路PCにおける前
記したＤ型フリツプフロツプ４１のＱ端子に現わ
れる常にローレベルの状態の出力信号と、Ｄ型フ
リツプフロツプ４２のＱバー端子に現われる常に
ハイレベルの状態の出力信号とが、抵抗２１，２
２からなるアナログ加算回路によつて加算されて
Ａ点に現われる出力信号の状態を示しているもの
であるが、このように、電圧制御発振器VCOで
発生されたビツトクロツク信号Pcが、正規の周
期を有している状態における第４図に示されてい
る位相比較回路PCでは、それのＡ点における電
圧が第５図のｅに示されているようにＭの信号レ
ベルとなるので、VCOに対しての誤差信号は発
生しない。

次に、電圧制御発振器VCOが第６図のｂに示
されているように正規の周期よりも短い周期のビ
ツトクロツク信号Pcを発生している状態におい
て、第４図に示す位相比較回路PCのＤ型フリツ
プフロツプ４１のＱ端子には、第６図のｃに示さ
れているように、ビツトクロツク信号Pcの立上
り縁で立上り、検出窓パルスPwの立下り縁で立
下がるパルスが現われ、したがつて電圧制御発振
器VCOが正規の周期よりも短い周期のビツトク
ロツク信号Pcを発生している状態における第４
図示の位相比較回路PCにおけるＡ点には、前記
のＤ型フリツプフロツプ４１のＱ端子に現われる
第６図のｃに示されるパルスと、Ｄ型フリツプフ
ロツプ４２のＱバー端子に現われる第６図のｄに
示されている常にハイレベルＨの信号とが抵抗２
１，２２からなるアナログ加算回路によつて加算
された第６図のｅに示されるパルスがＡ点に現わ
れる。

そして、前記した第６図のｅに示されるパルス
は、雑音低減回路２９を介して演算増幅器３０の
反転入力端子に供給される。また、前記の演算増
幅器３０の非反転入力端子には、Ｄ型フリツプフ
ロツプ４０のＱ端子の出力とＱバー端子出力とが
抵抗２５，２６よりなるアナログ加算回路によつ
て加算された電圧（論理回路におけるハイレベル
の電圧とローレベルの電圧とがアナログ的に加算
された電圧）が与えられているから、演算増幅器
３０は前記した非反転入力端子に与えられた電圧
を閾値として、反転入力端子に供給された電圧を
積分して誤差信号を発生し、それを出力端子１３
を介して電圧制御発振器VCOに与える。電圧制
御発振器VCOでは前記した誤差信号によつてそ
れの発振周波数が低くなるように自動制御され、
電圧制御発振器VCOで発生されるビツトクロツ
ク信号を正規の周期にもどす。

さて、電圧制御発振器VCOが第７図のｂに示
されているように正規の周期よりも長い周期のビ
ツトクロツク信号Pcを発生している状態におい
て、第４図に示す位相比較回路PCのＤ型フリツ
プフロツプ４２のＱバー端子には、第７図のｄに
示されているように、検出窓パルスPwの立下り
縁で立下り、ビツトクロツク信号Pcの立上り縁
で立上がるパルスが現われ、したがつて電圧制御
発振器VCOが正規の周期よりも長い周期のビツ
トクロツク信号Pcを発生している状態における
第４図示の位相比較回路PCにおけるＡ点には、
前記のＤ型フリツプフロツプ４２のＱバー端子に
現われる第７図のｄに示されるパルスと、Ｄ型フ
リツプフロツプ４１のＱ端子に現われる第７図の
ｃに示されている常に同一の信号レベルの信号と
が抵抗２１，２２からなるアナログ加算回路によ
つて加算された第７図のｅに示されるパルスがＡ
点に現われる。

そして、前記した第７図のｅに示されるパルス
は、雑音低減回路２９を介して演算増幅器３０の
反転入力端子に供給される。また、前記の演算増
幅器３０の非反転入力端子には、Ｄ型フリツプフ
ロツプ４０のＱ端子の出力とＱバー端子出力とが
抵抗２５，２６よりなるアナログ加算回路によつ
て加算された電圧（論理回路におけるハイレベル
の電圧とローレベルの電圧とがアナログ的に加算
された電圧）が与えられているから、演算増幅器
３０は前記した非反転入力端子に与えられた電圧
を閾値として、反転入力端子に供給された電圧を
積分して誤差信号を発生し、それを出力端子１３
を介して電圧制御発振器VCOに与える。電圧制
御発振器VCOでは前記した誤差信号によつてそ
れの発振周波数が高くなるように自動制御され、
電圧制御発振器VCOで発生されるビツトクロツ
ク信号を正規の周期にもどす。

既述したように、フエーズ・ロツクド・ループ
PLLの電圧制御発振器VCOで発生されたビツト
クロツク信号Pcの周期が正規の場合には、誤差
信号発生回路（第１図中の誤差信号発生回路
ESG、第２図中の第１、第２の誤差信号発生回
路ESG１，ESG２）の出力信号は周波数誤差信
号とはならず、この場合には前記の周波数比較回
路FCCから位相比較回路PCの入力端子１２に供
給された信号によつても位相比較回路PCの誤差
信号が変化されることはない。

次に、フエーズ・ロツクド・ループPLLの電
圧制御発振器VCOで発生されたビツトクロツク
信号Pcの周期が正規の場合に比べて短くなつた
場合には、前記した誤差信号発生回路の出力信号
は論理回路におけるハイレベルの信号となされ
て、それが周波数誤差信号として位相比較回路
PCの入力端子１２に供給されることにより、位
相比較回路PCにおけるＢ点の電圧は論理回路に
おけるハイレベルに保持されるために、位相比較
回路PCの誤差信号が変化され、位相比較回路PC
から電圧制御発振器VCOに対してそれの発振周
波数を急速に低下させるような制御信号が与えら
れることにより電圧制御発振器VCOの発振周波
数が急速に低下されて、ビツトクロツク信号の周
期が正規の値になされるのである。

前記とは逆に、フエーズ・ロツクド・ループ
PLLの電圧制御発振器VCOで発生されたビツト
クロツク信号Pcの周期が正規の場合に比べて長
くなつた場合には、前記した誤差信号発生回路
ESGの入力端子５，６に対して与えられる信号
は、共にローレベルの状態の信号となる。

したがつて、フエーズ・ロツクド・ループ
PLLの電圧制御発振器VCOで発生されたビツト
クロツク信号Pcの周期が正規の場合に比べて長
くなつた場合には、前記した誤差信号発生回路に
おける出力信号は論理回路におけるローレベルの
信号となされて、それが周波数誤差信号として位
相比較回路PCの入力端子１２に供給されること
により、位相比較回路PCにおけるＢ点の電圧は
論理回路におけるローレベルに保持されるため、
位相比較回路PCの誤差信号が変化され、位相比
較回路PCから電圧制御発振器VCOに対してそれ
の発振周波数を急速に上昇させるような制御信号
が与えられることにより電圧制御発振器VCOの
発振周波数が急速に上昇されて、ビツトクロツク
信号の周期が正規の値になされるのである。な
お、明細書中においては、ビツトクロツク信号に
ついて、ビツトクロツク信号という表現と、ビツ
トクロツク信号パルスという表現との双方の表現
が使用されているが、それは、パルスの周期の計
測を行なう場合において、他のパルスとの関連的
な記述を行なう必要からそのようにしたものであ
る。

（効果）以上、詳細に説明したところから明らかなよう
に、本発明のデジタル信号復調装置のビツトクロ
ツク信号発生装置は、ビツトクロツク信号の位相
情報を間欠的に含んでいる周期信号で構成される
如き変調方式に従つて変調されているデジタル信
号を被復調信号として、その被復調信号における
波形の立上りと立下りとの何れか一方の時間位
置、もしくは双方の時間位置から、前記したビツ
トクロツク信号の周期よりも短い予め定められた
パルス巾を有する検出窓パルスを発生させる手段
と、前記の検出窓パルスを位相比較回路と電圧制
御発振器とを含んで構成されているフエーズ・ロ
ツクド・ループに比較波として与える手段と、前
記したフエーズ・ロツクド・ループ中の電圧制御
発振器から得られるビツトクロツク信号パルス
と、別に設けたパルス源で発生されたパルスとの
双方のパルスの内の一方のパルスを計測用の基準
のパルスとして、前記した双方のパルスの内の他
方のパルスの周期を前記した基準のパルスでカウ
ントしたときの計測値をＮとしたときに、前記し
た計測用の基準のパルスで前記した双方のパルス
の内の他方のパルスの周期をカウントしたときの
計測値Ｎが、電圧制御発振器における発振周波数
の許容の変化範囲と対応して定められた最小値
N1以下の場合に第１の信号を発生させる手段と、
前記した計測用の基準のパルスで、前記した双方
のパルスの内の他方のパルスの周期をカウントし
たときの計測値Ｎが、電圧制御発振器における発
振周波数の許容の変化範囲と対応して定められた
最大値N2以上の場合に第２の信号を発生させる
手段と、前記した第１の信号と第２の信号とによ
つて誤差信号を得る手段と、前記した誤差信号に
よつて前記したフエーズ・ロツクド・ループ中の
位相比較回路の誤差信号を制御する手段とを備え
てなるデジタル信号復調装置のビツトクロツク信
号発生装置、及びビツトクロツク信号の位相情報
を間欠的に含んでいる周期信号で構成される如き
変調方式に従つて変調されているデジタル信号を
被復調信号として、その被復調信号における波形
の立上りと立下りとの何れか一方の時間位置、も
しくは双方の時間位置から、前記したビツトクロ
ツク信号の周期よりも短い予め定められたパルス
巾を有する検出窓パルスを発生させる手段と、前
記の検出窓パルスを位相相比較回路と電圧制御発
振器とを含んで構成されているフエーズ・ロツク
ド・ループに比較波として与える手段と、前記し
たフエーズ・ロツクド・ループ中の電圧制御発振
器から得られるビツトクロツク信号パルスと、別
に設けたパルス源で発生されたパルスとの双方の
パルスの内の一方のパルスを計測用の基準のパル
スとして、前記した双方のパルスの内の他方のパ
ルスの周期を前記した基準のパルスでカウントし
たときの計測値をＮとしたときに、前記した計測
用の基準のパルスで前記した双方のパルスの内の
他方のパルスの周期をカウントしたときの計測値
Ｎが、電圧制御発振器における発振周波数の許容
の変化範囲と対応して定められた最小値N1以下
の場合に第１の信号を発生させる手段と、前記し
た計測用の基準のパルスで、前記した双方のパル
スの内の他方のパルスの周期をカウントしたとき
の計測値Ｎが、電圧制御発振器における発振周波
数の許容の変化範囲と対応して定められた最大値
N2以上の場合に第２の信号を発生させる手段と、
前記した第１の信号が所定の期間以上にわたつて
発生されたときに、その状態に応じた第１の誤差
信号が出力されるようにする手段と、前記した第
２の信号が所定の期間以上にわたつて発生された
ときに、その状態に応じて第２の誤差信号が出力
されるようにする手段と、前記した第１、第２の
誤差信号によつて前記したフエーズ・ロツクド・
ループ中の位相比較回路の誤差信号を制御する手
段とを備えてなるものであるから、本発明のデジ
タル信号復調装置のビツトクロツク信号発生装置
では、周波数比較回路からの出力信号に基づいて
発生された誤差信号が、フエーズ・ロツクド・ル
ープ中の電圧制御発振器で発生されたビツトクロ
ツク信号Pcの周期が正規の値になるまで連続し
て発生するから、本発明のデジタル信号復調装置
のビツトクロツク信号発生装置では、フエーズ・
ロツクド・ループ中の電圧制御発振器の発振周波
数を迅速に正規の値に引込むことができるのであ
り、また、本発明のデジタル信号復調装置のビツ
トクロツク信号発生装置を、周波数比較回路から
の出力信号が所定の期間以上にわたつて連続して
発生したときに周波数誤差信号が発生されるよう
にすることにより、例えばジツタなどによつて入
力信号が短時間欠落したような場合にも、周波数
のゆらぎを生じさせないでフエーズ・ロツクド・
ループ中の電圧制御発振器で発生されたビツトク
ロツク信号Pcの周期を迅速に正規の値にするこ
とができるのであつて、本発明のデジタル信号復
調装置のビツトクロツク信号発明装置では、従来
装置に比べて容易に引込範囲の広い装置を提供す
ることができる。

【図面の簡単な説明】

第１図及び第２図は本発明のデジタル信号復調
装置のビツトクロツク信号発生装置の各異なる実
施例のブロツク図、第３図及び第５図乃至第７図
は説明用波形図、第４図は位相比較回路の構成例
を示すブロツク図である。 DWC……検出窓パルス発生回路、PLL……フ
エーズ・ロツクド・ループ、PC……位相比較回
路、VCO……電圧制御発振器、FCC……周波数
比較回路、ESG……誤差電圧発生回路、ESG１，
ESG２……第１、第２の誤差電圧発生回路。

Claims

【特許請求の範囲】１ビツトクロツク信号の位相情報を間欠的に含
んでいる周期信号で構成される如き変調方式に従
つて変調されているデジタル信号を被復調信号と
して、その被復調信号における波形の立上りと立
下りとの何れか一方の時間位置、もしくは双方の
時間位置から、前記したビツトクロツク信号の周
期よりも短い予め定められたパルス巾に有する検
出窓パルスを発生させる手段と、前記の検出窓パ
ルスを位相比較回路と電圧制御発振器とを含んで
構成されているフエーズ・ロツクド・ループに比
較波として与える手段と、前記したフエーズ・ロ
ツクド・ループ中の電圧制御発振器から得られる
ビツトクロツク信号パルスと、別に設けたパルス
源で発生されたパルスとの双方のパルスの内の一
方のパルスを計測用の基準のパルスとして、前記
した双方のパルスの内の他方のパルスの周期を前
記した基準のパルスでカウントしたときの計測値
をＮとしたときに、前記した計測用の基準のパル
スで前記した双方のパルスの内の他方のパルスの
周期をカウントしたときの計測値Ｎが、電圧制御
発振器における発振周波数の許容の変化範囲と対
応して定められた最小値N1以下の場合に第１の
信号を発生させる手段と、前記した計測用の基準
のパルスで、前記した双方のパルスの内の他方の
パルスの周期をカウントしたときの計測値Ｎが、
電圧制御発振器における発振周波数の許容の変化
範囲と対応して定められた最大値N2以上の場合
に第２の信号を発生させる手段と、前記した第１
の信号と第２の信号とによつて誤差信号を得る手
段と、前記した誤差信号によつて前記したフエー
ズ・ロツクド・ループ中の位相比較回路の誤差信
号を制御する手段とを備えてなるデジタル信号復
調装置のビツトクロツク信号発生装置。２ビツトクロツク信号の位相情報を間欠的に含
んでいる周期信号で構成される如き変調方式に従
つて変調されているデジタル信号を被復調信号と
して、その被復調信号における波形の立上りと立
下りとの何れか一方の時間位置、もしくは双方の
時間位置から、前記したビツトクロツク信号の周
期よりも短い予め定められたパルス巾を有する検
出窓パルスを発生させる手段と、前記の検出窓パ
ルスを位相比較回路と電圧制御発振器とを含んで
構成されているフエーズ・ロツクド・ループに比
較波として与える手段と、前記したフエーズ・ロ
ツクド・ループ中の電圧制御発振器から得られる
ビツトクロツク信号パルスと、別に設けたパルス
源で発生されたパルスとの双方のパルスの内の一
方のパルスを計測用の基準のパルスとして、前記
した双方のパルスの内の他方のパルスの周期を前
記した基準のパルスでカウントしたときの計測値
をＮとしたときに、前記した計測用の基準のパル
スで前記した双方のパルスの内の他方のパルスの
周期をカウントしたときの計測値Ｎが、電圧制御
発振器における発振周波数の許容の変化範囲と対
応して定められた最小値N1以下の場合に第１の
信号を発生させる手段と、前記した計測用の基準
のパルスで、前記した双方のパルスの内の他方の
パルスの周期をカウントしたときの計測値Ｎが、
電圧制御発振器における発振周波数の許容の変化
範囲と対応して定められた最大値N2以上の場合
に第２の信号を発生させる手段と、前記した第１
の信号が所定の期間以上にわたつて発生されたと
きに、その状態に応じた第１の誤差信号が出力さ
れるようにする手段と、前記した第２の信号が所
定の期間以上にわたつて発生されたときに、その
状態に応じて第２の誤差信号が出力されるように
する手段と、前記した第１、第２の誤差信号によ
つて前記したフエーズ・ロツクド・ループ中の位
相比較回路の誤差信号を制御する手段とを備えて
なるデジタル信号復調装置のビツトクロツク信号
発生装置。