JPH0324100B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ビツトクロツク信号の位相情報を間
欠的に含んでいる信号で構成される如き変調方式
に従つて変調されているデジタル信号を被復調信
号とするデジタル信号復調装置、特に、時間軸上
で断続的な信号の場合でも円滑に復調動作が行な
われるようなデジタル信号復調装置に関する。

（従来の技術） デジタル信号の記録、伝送に当つて、デジタル
信号が各種の変調方式の内から選定された変調方
式によつて変調された状態のものとされることは
周知のとおりである。

そして、被復調信号の復調に際してはビツトク
ロツク信号が必要とされるが、変調方式によつて
は被復調信号中にビツトクロツクの位相情報が間
欠的にしか含まれていない場合がある。

ところで、前記のようにビツトクロツク信号の
位相情報が間欠的にしか含まれていないデジタル
信号の被復調信号から、復調時に必要とされるビ
ツトクロツク信号を発生させる場合に、通常構成
のフエーズ・ロツクド・ループを使用したところ
で、ビツトクロツク信号が得られないことは、被
復調信号中にビツトクロツク信号の位相情報が間
欠的にしか存在していないことから考えても容易
に理解できる。

それで、従来、例えばコンパクトデイスクの再
生装置において、EFM信号の復調のためのビツ
トクロツク信号を得るのに、EFM信号における
最長の周期のパルスのパルス巾１１Ｔと、最短の
周期のパルスのパルス巾３Ｔとを、電圧制御発振
器で発振されたビツトクロツク信号を用いて計測
し、その計測結果に応じて電圧制御発振器の発振
周波数を自動制御して、ビツトクロツク信号の周
期を自動的に変化させるようにすることが行なわ
れたが、この既提案では電圧制御発振器に与える
制御信号を作るのに、EFM信号における最長の
周期のパルスのパルス巾１１Ｔの計測と、最短の
周期のパルスのパルス巾３Ｔの計測とを行なうよ
うにしていたので、構成が複雑になるという問題
点があつた。

前記した問題点を解決するのに本出願人会社で
は、先に、特願昭59−62849号（特開昭60−
206339号公報）において、ビツトクロツク信号の
位相情報を間欠的に含んでいる周期信号で構成さ
れる如き変調方式に従つて変調されているデジタ
ル信号を被復調信号として、その被復調信号にお
ける波形の立上りと立下りとの何れか一方の時間
位置、もしくは双方の時間位置から、前記したビ
ツトクロツク信号の周期よりも短い予め定められ
たパルス巾を有する検出窓パルスを発生させる手
段と、前記の検出窓パルスを位相比較回路と電圧
制御発振器とを含んで構成されているフエーズ・
ロツクド・ループに比較波として与える手段と、
前記したフエーズ・ロツクド・ループ中の電圧制
御発振器から得られるビツトクロツク信号と、別
に設けたパルス源で発生されたパルスとの双方の
パルスの内の一方のパルスを計測用の基準のパル
スとして、前記した双方のパルスの内の他方のパ
ルスの周期を前記した基準のパルスでカウントし
たときの計測値をＮとしたときに、前記した計測
用の基準のパルスで前記した双方のパルスの内の
他方のパルスの周期をカウントしたときの計測値
Ｎが、電圧制御発振器における発振周波数の許容
の変化範囲と対応して定められた最小値Ｎ１以下
の場合に第１の信号を発生させる手段と、前記し
た計測用の基準のパルスで、前記した双方のパル
スの内の他方のパルスの周期をカウントしたとき
の計測値Ｎが、電圧制御発振器における発振周波
数の許容の変化範囲と対応して定められた最大値
Ｎ２以上の場合に第２の信号を発生させる手段
と、前記した第１の信号と第２の信号とによつて
誤差信号を得る手段と、前記した誤差信号によつ
て前記したフエーズ・ロツクド・ループ中の位相
比較回路の誤差信号を制御する手段とを備えてな
るデジタル信号復調装置のビツトクロツク信号発
生装置を提案し、それの実施によつて一応の成果
を挙げ得ている。

（発明が解決しようとする問題点） ところが、前記した既提案のデジタル復調装置
においては、それで復調の対象にしている信号が
比較的に長い無信号期間を有しているような状態
で時間軸上で断続されている信号の場合に、無信
号期間中にフエーズ・ロツクド・ループのロツク
が外れた際に、前記の無信号期間の経過後に再び
現われた信号によつてフエーズ・ロツクド・ルー
プがロツク状態になされるまでに長い時間がかか
り、それにより復調された信号に乱れが生じるこ
とがある、ということが問題になつた。

第２図は上記の問題点を生じさせることのある
信号の時間軸上の信号配置の一例を示したもので
あるが、この第２図示のように時間軸上で断続的
な配列態様となされる信号の一例としては、例え
ば第３図示のように、回転シリンダRDの周辺に
おける180度対称の位置（中心角が180度の位置）
に設けられた２個の磁気ヘツドHa，Hbによつ
て、前記の回転シリンダRDに90度の巻付角（第
２図中のｒは、回転シリンダRDの周辺と磁気テ
ープMTとが接触している範囲の境界位置におけ
る半径を示し、また、Ｏは回転シリンダRDの中
心を示す）で巻付けた磁気テープMTに記録され
た信号を、前記した２個の磁気ヘツドHa，Hbに
よつてそれぞれ磁気テープMTから再生したとき
に得られる信号を示している。

さて、前記のように回転シリンダRDの周辺に
取付けられた２個の磁気ヘツドHa，Hbの中心角
よりも、回転シリンダRDの周辺に巻付けた磁気
テープMTの巻付角の方を小さくした場合には、
磁気ヘツドと磁気テープMTとの摺接区間長が短
いために、(イ)磁気ヘツドの摩耗が少なくなる、(ロ)
磁気テープMTと回転シリンダ面との摩擦を少く
できるから、磁気テープMTを高速走行させて情
報信号の高速再生による頭出しを行なうことも容
易になる利点が得られる他、記録跡の直線性が良
好なものになされたり、回転シリンダの径が小さ
くできたり、回転シリンダの母線方向の長さを短
くすることができたり、磁気テープのローデイン
グ機構が簡単になる等の多くの利点が得られる
が、一方前記のように回転シリンダRDの周辺に
取付けられた２個の磁気ヘツドHa，Hbの中心角
よりも、回転シリンダRDの周辺に巻付けた磁気
テープMTの巻付角の方が小さい場合に磁気テー
プMTから再生される信号は、当然のことながら
時間軸上で断続されている状態の信号、すなわち
時間軸上で信号期間と無信号期間とが交互に配列
しているような状態の信号になるから、このよう
な信号を既提案のデジタル信号復調装置に供給し
ても、無信号期間中にフエーズ・ロツクド・ルー
プのロツクが外れて、前記の無信号期間の経過後
に再び現われた信号によつてフエーズ・ロツク
ド・ループがロツク状態になされるまでに長い時
間がかかり、それにより復調された信号に乱れが
生じる、という問題が生じるおそれがある。

（問題点を解決するための手段） 本発明は、ビツトクロツク信号の位相情報を間
欠的に含んでいる信号で構成される如き変調方式
にしたがつて変調されているデジタル信号を被復
調信号とし、その被復調信号における波形の立上
りと立下りとの何れか一方の時間位置、もしくは
双方の時間位置から、前記したビツトクロツク信
号の周期よりも短い予め定められたパルス巾を有
する検出窓パルスを発生させる手段と、前記の検
出窓パルスを位相比較回路と電圧制御発振器とを
含んで構成されているフエーズ・ロツクド・ルー
プに比較波として与える手段と、周期がＴ１の第
１のパルスを発生する第１のパルス源と、周期Ｔ
２が前記した第１のパルス源で発生される第１の
パルスの周期Ｔ１に対して、Ｔ２＜Ｔ１の関係に
ある第２のパルスを発生する第２のパルス源と、
前記したフエーズ・ロツクド・ループ中の電圧制
御発振器から得られるビツトクロツク信号を計測
用の基準のパルスとして、前記した第１のパルス
源で発生された第１のパルスの周期Ｔ１を計測す
る第１の計測手段と、前記したフエーズ・ロツク
ド・ループ中の電圧制御発振器から得られるビツ
トクロツク信号を計測用の基準のパルスとして、
前記した第２のパルス源で発生された第２のパル
スの周期Ｔ２を計測する第２の計測手段と、前記
した第１のパルス源で発生された第１のパルスの
周期Ｔ１を前記した基準のパルスでカウントした
ときの計測値をＮ１としたときに、計測値Ｎ１が
電圧制御発振器における発振周波数の第１の許容
の変化範囲と対応して定められた最小値Ｎ１ｓ以
下の場合に第１の信号を発生させるとともに、前
記の計測値Ｎ１が前記した発振周波数の第１の許
容の変化範囲と対応して定められた最大値Ｎ１ｌ
以上の場合に第２の信号を発生させる手段と、前
記した第２のパルス源で発生された第２のパルス
の周期Ｔ２を前記した基準のパルスでカウントし
たときの計測値をＮ２としたときに、電圧制御発
振器の発振周波数について設定されている前記し
た第１の許容の変化範囲における周波数変化率に
比べて大きな周波数変化率を有するように設定さ
れている発振周波数の第２の許容の変化範囲と対
応して定められた最小値Ｎ２ｓよりも前記した計
測値Ｎ２が小さな場合に第３の信号を発生させる
とともに、前記の計測値Ｎ２が電圧制御発振器に
おける発振周波数の第２の許容の変化範囲と対応
して定められた最大値Ｎ２ｌ以上の場合に第４の
信号を発生させる手段と、前記した第１の信号と
第３の信号とによつて第１の誤差信号を得る手段
と、前記した第２の信号と第４の信号とによつて
第２の誤差信号を得る手段と、前記した各誤差信
号によつて前記したフエーズ・ロツクド・ループ
中の位相比較回路の誤差信号を制御する手段とか
らなるビツトクロツク信号発生装置を備えてなる
デジタル信号復調装置、及び、ビツトクロツク信
号の位相情報を間欠的に含んでいる信号で構成さ
れる如き変調方式に従つて変調されているデジタ
ル信号を被復調信号とし、その被復調信号におけ
る波形の立上りと立下りとの何れか一方の時間位
置、もしくは双方の時間位置から、前記したビツ
トクロツク信号の周期よりも短い予め定められた
パルス巾を有する検出窓パルスを発生させる手段
と、前記の検出窓パルスを位相比較回路と電圧制
御発振器とを含んで構成されているフエーズ・ロ
ツクド・ループに比較波として与える手段と、周
期がＴ１の第１のパルスを発生する第１のパルス
源と、周期Ｔ２が前記した第１のパルス源で発生
される第１のパルスの周期Ｔ１に対して、Ｔ２＜
Ｔ１の関係にある第２のパルスを発生する第２の
パルス源と、前記したフエーズ・ロツクド・ルー
プ中の電圧制御発振器から得られるビツトクロツ
ク信号を計測用の基準のパルスとして、前記した
第１のパルス源で発生された第１のパルスの周期
Ｔ１を計測する第１の計測手段と、前記したフエ
ーズ・ロツクド・ループ中の電圧制御発振器から
得られるビツトクロツク信号を計測用の基準のパ
ルスとして、前記した第２のパルス源で発生され
た第２のパルスの周期Ｔ２を計測する第２の計測
手段と、前記した第１のパルス源で発生された第
１のパルスの周期Ｔ１を前記した基準のパルスで
カウントしたときの計測値をＮ１としたときに、
計測値Ｎ１が電圧制御発振器における発振周波数
の第１の許容の変化範囲と対応して定められた最
小値Ｎ１ｓ以下の場合に第１の信号を発生させる
とともに、前記の計測値Ｎ１が前記した発振周波
数の第１の許容の変化範囲と対応して定められた
最大値Ｎ１ｌ以上の場合に第２の信号を発生させ
る手段と、前記した第２のパルス源で発生された
第２のパルスの周期Ｔ２を前記した基準のパルス
でカウントしたときの計測値をＮ２としたとき
に、電圧制御発振器の発振周波数について設定さ
れた前記した第１の許容の変化範囲における周波
数変化率に比べて大きな周波数変化率を有するよ
うに設定されている発振周波数の第２の許容の変
化範囲と対応して定められた最小値Ｎ２ｓよりも
前記した計測値Ｎ２が小さな場合に第３の信号を
発生させるとともに、前記の計測値Ｎ２が電圧制
御発振器における発振周波数の第２の許容の変化
範囲と対応して定められた最大値Ｎ２ｌ以上の場
合に第４の信号を発生させる手段と、前記した第
１の信号と第３の信号とによつて第１の誤差信号
を得る手段と、前記した第２の信号と第４の信号
とによつて第２の誤差信号を得る手段と、前記し
た各誤差信号によつて前記したフエーズ・ロツク
ド・ループ中の位相比較回路の誤差信号を制御す
る手段と、前記した第１の信号と第２の信号との
何れか一方の信号もしくは双方の信号を選択的に
無効にする手段とからなるビツトクロツク信号発
生装置を備えてなるデジタル信号復調装置を備え
てなるデジタル信号復調装置を提供するものであ
る。

（実施例） 以下、添付図面を参照して本発明のデジタル信
号復調装置について、その具体的な内容を詳細に
説明する。

第１図は本発明のデジタル信号復調装置の構成
原理及び動作原理を説明するためのブロツク図で
あつて、第１図において、１は被復調信号の入力
端子、すなわち、ビツトクロツク信号の位相情報
を間欠的に含んでいる信号で構成される如き変調
方式に従つて変調されているデジタル信号による
被復調信号の入力端子であり、前記の入力端子１
に供給された被復調信号は検出窓パルス発生回路
DWCに与えられる。

以下の記載では、ビツトクロツク信号の位相情
報を間欠的に含んでいる周期信号で構成される如
き変調方式に従つて変調されているデジタル信号
による被復調信号が、ビツトクロツク信号のパル
ス巾の予め定められた範囲の整数倍のパルス巾を
有している信号によつて構成されるような変調方
式に従つて変調されているデジタル信号による被
復調信号であるとされている。

前記した検出窓パルス発生回路DWCでは、そ
れに入力された被復調信号における波形の立上り
と立下りとの何れか一方の時間位置、もしくは、
双方の時間位置から、前記したビツトクロツク信
号Pcの周期Ｔよりも短い予め定められたパルス
巾Twを有する検出窓パルスPwを発生し（後述
されている実施例では、前記した検出窓パルス
Pwがビツトクロツク信号Pcの周期Ｔの1/2のパ
ルス巾のものとして示されている）、前記した検
出窓パルス発生回路DWCで発生された検出窓パ
ルスPwは、位相比較回路PCと電圧制御発振器
VCOとを含んで構成されているフエーズ・ロツ
クド・ループPLLに比較波として与えられる。

FCCは周波数比較回路FCCであり、この周波
数比較回路FCCは第１の周波数比較回路FCCaと
第２の周波数比較回路FCCbとによつて構成され
ていて、前記した第１の周波数比較回路FCCaと
第２の周波数比較回路FCCbとには、前記したフ
エーズ・ロツクド・ループPLLにおける電圧制
御発振器VCOから出力されたビツトクロツク信
号Pcが供給されている。

そして、周波数比較回路FCCにおける第１の
周波数比較回路FCCaと第２の周波数比較回路
FCCbとでは、前記したフエーズ・ロツクド・ル
ープPLL中の電圧制御発振器VCOから得られる
ビツトクロツク信号Pcを計測用の基準のパルス
として、別に設けた第１、第２のパルス源
SSGa，SSGb（第１図中には図示されていない）
で発生されたパルスの内の特定な一方のパルスの
周期を計測する。

すなわち、前記の第１の周波数比較回路FCCa
では、前記したフエーズ・ロツクド・ループ
PLL中の電圧制御発振器VCOから得られるビツ
トクロツク信号Pcを計測用の基準のパルスとし
て、第１のパルス源SSGaで発生されたパルスの
周期Ｔ１を計測し、また、前記の第２の周波数比
較回路FCCbでは、前記したフエーズ・ロツク
ド・ループPLL中の電圧制御発振器VCOから得
られるビツトクロツク信号Pcを計測用の基準の
パルスとして、第２のパルス源SSGbで発生され
たパルスの周期Ｔ２を計測するのである。そし
て、前記した第１のパルス源SSGaで発生される
パルスの周期Ｔ１と、前記した第２のパルス源
SSGbで発生されるパルスの周期Ｔ２とは、第４
図のａ，ｂに示されているようにＴ１＞Ｔ２のよ
うになされている。

前記の第１の周波数比較回路FCCaでは、前記
したフエーズ・ロツクド・ループPLL中の電圧
制御発振器VCOから出力されたビツトクロツク
信号Pcの周波数が、それの第１の許容された周
波数変化範囲における最低の周波数値よりも低く
なつたときに第１の信号Ssaを出力し、また前記
したフエーズ・ロツクド・ループPLL中の電圧
制御発振器VCOから出力されたビツトクロツク
信号Pcの周波数が、それの第１の許容された周
波数変化範囲における最高の周波数値よりも高く
なつたときに、第２の信号Slaを出力するように
なされており、さらに、前記したフエーズ・ロツ
クド・ループPLL中の電圧制御発振器VCOから
出力されたビツトクロツク信号Pcの周波数が、
電圧制御発振器の発振周波数について設定されて
る前記した第１の許容された周波数変化範囲にお
ける周波数変化率に比べて大きな周波数変化率を
有するように設定されている発振周波数の第２の
許容された周波数変化範囲における最低の周波数
値よりも低くなたときに第３の信号Ssbを出力
し、さらにまた、前記したフエーズ・ロツクド・
ループPLL中の電圧制御発振器VCOから出力さ
れたビツトクロツク信号Pcの周波数が、前記し
た第２の許容された周波数変化範囲における最高
の周波数値よりも高くなつたときに第４の信号
Slbを出力するようになされている。

前記の第１の周波数比較回路FCCaから出力さ
れる第１の信号Ssa、第２の信号Slaと、前記の
第２の周波数比較回路FCCbから出力される第３
の信号Ssb、第４の信号Slbとは、誤差信号発生
回路ESGにおいて、前記した第１の信号Ssaと第
３の信号Ssbとによつて第１の誤差信号が発生さ
れ、また、第２の信号Slaと第４の信号Slbとによ
つて第２の誤差信号が発生され、前記の誤差信号
はフエーズ・ロツクド・ループPLL中の位相比
較回路に供給されているビツトクロツク信号Pc
の周波数の制御に用いられる。

前記のように本発明のデジタル信号復調装置に
おいては、周波数比較回路FCCに第１の周波数
比較回路FCCaと第２の周波数比較回路FCCbと
を備え、前記した第１の周波数比較回路FCCaで
は、フエーズ・ロツクド・ループPLLにおける
電圧制御発振器VCOから出力されたビツトクロ
ツク信号Pcを計測用の基準のパルスとして、第
１のパルス源SSGaから発生されたパルスの周期
Ｔ１を計測し、また、第２の周波数比較回路
FCCbではフエーズ・ロツクド・ループPLLにお
ける電圧制御発振器VCOから出力されたビツト
クロツク信号Pcを計測用の基準のパルスとして
第２のパルス源SSGbから発生されたパルスの周
期Ｔ２を計測し、前記の計測されたパルスの周期
Ｔ１，Ｔ２によつて、フエーズ・ロツクド・ルー
プPLLにおける電圧制御発振器VCOから出力さ
れたビツトクロツク信号Pcの周波数が、それぞ
れ許容されている周波数範囲外になつたときに信
号を出力して、その信号により誤差信号を発生さ
せ、フエーズ・ロツクド・ループPLLにおける
電圧制御発振器VCOから出力されたビツトクロ
ツク信号Pcの周期を制御するようにしているの
であるが、前記した第１の周波数比較回路FCCa
において周波数比較が行なわれる第１のパルス源
SSGaで発生されるパルスの周期Ｔ１と、前記し
た第２のパルス源SSGaで発生されるパルスの周
期Ｔ２とは、第４図のａ，ｂに示されているよう
に、Ｔ１＞Ｔ２の関係になされており、また、第
１の周波数比較回路FCCaで設定しているフエー
ズ・ロツクド・ループPLLにおける電圧制御発
振器VCOの発振周波数の許容の変化範囲におけ
る周波数の変化率よりも、第２の周波数比較回路
FCCbで設定しているフエーズ・ロツクド・ルー
プPLLにおける電圧制御発振器VCOの発振周波
数の許容の変化範囲における周波数の変化率の方
が大きくなされていることにより、例えば、フエ
ーズ・ロツクド・ループPLLに供給されていた
入力信号が中断してフエーズ・ロツクド・ループ
PLLがロツク状態からロツクしていない状態に
なつて電圧制御発振器VCOから出力されたビツ
トクロツク信号Pcの周波数が大きくずれた場合
でも、フエーズ・ロツクド・ループPLLを短時
間にロツク状態にさせることができる。

この点を第４図を参照して説明すると次のとお
りである。すなわち、第４図のａは第１の周波数
比較回路FCCaにおいて周波数比較の対象にして
いる第１のパルス源SSGaの出力パルスを示して
おり、また、第４図のｂは周波数比較回路FCCb
において周波数比較の対象にしている第２のパル
ス源SSGbの出力パルスを示しており、さらに、
第４図のｃは前記した第１、第２の周波数比較回
路FCCa，FCCbからの出力パルスの周期を計測
するのに用いられる基準のパルス（フエーズ・ロ
ツクド・ループPLLにおける電圧制御発振器
VCOからの出力パルスとして得られるビツトク
ロツク信号Pc）を示している。

第１の周波数比較回路FCCaにおいて周波数比
較の対象にしている第１のパルス源SSGaの出力
パルスの周期Ｔ１と、第２の周波数比較回路
FCCbにおいて周波数比較の対象にしている第２
のパルス源SSGbの出力パルスの周期Ｔ２とは、
第４図のａ，ｂから明らかなように、Ｔ１＞Ｔ２
となされており、また、第１の周波数比較回路
FCCaにおける周波数比較動作に関連して設定さ
れるフエーズ・ロツクド・ループPLLの電圧制
御発振器VCOから出力されるビツトクロツク信
号Pcの周波数の第１の許容の変化範囲αと、第
２の周波数比較回路FCCbにおける周波数比較動
作に関連して設定されるフエーズ・ロツクド・ル
ープPLLの電圧制御発振器VCOから出力される
ビツトクロツク信号Pcの周波数の第２の許容の
変化範囲βとは、フエーズ・ロツクド・ループ
PLLにおける電圧制御発振器VCOの発振周波数
の前記した第１の許容の変化範囲αにおける周波
数の変化率よりも、フエーズ・ロツクド・ループ
PLLにおける電圧制御発振器VCOの発振周波数
の前記した第２の許容の変化範囲βにおける周波
数の変化率の方が大きいように設定されている。

それで、フエーズ・ロツクド・ループPLLに
おける電圧制御発振器VCOの発振周波数が大き
くずれた場合には、周波数の比較に使用される第
２のパルス源SSGbからの短い周期Ｔ２の出力パ
ルスを用いて周波数比較が行なわれることによつ
て発生する第２の周波数比較回路FCCbからの出
力信号と、周波数の比較に使用される第１のパル
ス源SSGaからの長い周期Ｔ１の出力パルスを用
いて周波数比較が行なわれることによつて発生す
る第１の周波数比較回路FCCaからの出力信号と
の両方の信号により発生された誤差信号によつ
て、フエーズ・ロツクド・ループPLLは短時間
にロツクされた状態になされうるのであり、周波
数の僅かのずれに対しては第１の周波数比較回路
FCCaからの出力信号にり発生された誤差信号に
よつてフエーズ・ロツクド・ループPLLが常に
ロツク状態に保持されうるのである。

次に、本発明のデジタル信号復調装置の各異な
る実施例について説明する。第５図及び第６図
は、本発明のデジタル信号復調装置の各異なる実
施例を示しているブロツク図であつて、第５図及
び第６図において、１は被復調信号の入力端子、
すなわち、ビツトクロツク信号の位相情報を間欠
的に含んでいる信号で構成される如き変調方式に
従つて変調されているデジタル信号による被復調
信号の入力端子であり、この入力端子１に供給さ
れた被復調信号は検出窓パルス発生回路DWCに
与えられる。

前記した検出窓パルス発生回路DWCでは、そ
れに入力された信号における波形の立上りと立下
りとの何れか一方の時間位置、もしくは双方の時
間位置から、前記したビツトクロツク信号Pcの
周期Ｔよりも短い予め定められたパルス巾Twを
有する検出窓パルスPwを発生する。以下の実施
例では、前記した検出窓パルスPwが、ビツトク
ロツク信号Pcの周期Ｔの1/2のパルス巾のものと
して示されている。

前記した検出窓パルス発生回路DWCで発生さ
れた検出窓パルスPwは、位相比較回路PCと電圧
制御発振器VCOとを含んで構成されているフエ
ーズ・ロツクド・ループPLLの入力端子１０に
比較波として与えられる。

第５図及び第６図において、FCCは第１の周
波数比較回路FCCaと第２の周波数比較回路
FCCbとを備えて構成されている周波数比較回路
FCCであり、周波数比較回路FCCの入力端子２
には、前記したフエーズ・ロツクド・ループ
PLLにおける電圧制御発振器VCOから出力され
た第４図のｃに示されているようなビツトクロツ
ク信号Pcが供給されている。前記の第５図及び
第６図中の周波数比較回路FCCにおいて、SSGa
は第１のパルス源、SSGbは第２のパルス源であ
り、前記第１のパルス源SSGaと第２のパルス源
SSGbとは、例えば水晶発振器を含んで構成され
ていて、第１のパルス源SSGaからは一定周期Ｔ
１のパルスを出力してそれをカウンタCTAに供
給し、また、第２のパルス源SSGbからは一定周
期Ｔ２のパルスを出力してそれをカウンタCTB
に供給する。

周波数比較回路FCCにおける第１の周波数比
較回路FCCaでは、前記したフエーズ・ロツク
ド・ループPLL中の電圧制御発振器VCOから得
られる第４図のｃに示されているようなビツトク
ロツク信号Pcを計測用の基準のパルスとして、
前記した第１のパルス源SSGaで発生されたパル
スの周期Ｔ１を前記した計測用の基準のパルス
Pcでカウントしたときの計測値をＮ１としたと
きに、前記した計測用の基準のパルスPcで前記
した第１のパルス源SSGaで発生されたパルスの
周期Ｔ１をカウントしたときの計測値Ｎ１が、電
圧制御発振器における発振周波数の第１の許容の
変化範囲αと対応して定められた最小値Ｎ１ｓ以
下の場合に第１の信号Ssaを発生させるような動
作を行なうとともに、前記した計測用の基準のパ
ルスPcで、第１のパルス源SSGaで発生されたパ
ルスの周期Ｔ１をカウントしたときの計測値Ｎ１
が、電圧制御発振器における発振周波数の許容の
変化範囲αと対応して定められた最大値Ｎ１ｌ以
上の場合に第２の信号Slaを発生させるという動
作を行なう。

周波数比較回路FCCにおける第２の周波数比
較回路FCCbでは、前記したフエーズ・ロツク
ド・ループPLL中の電圧制御発振器VCOから得
られる第４図のｃに示されているようなビツトク
ロツク信号Pcを計測用の基準のパルスとして、
前記した第２のパルス源SSGbで発生されたパル
スの周期Ｔ２を前記した計測用の基準のパルス
Pcでカウントしたときの計測値をＮ２としたと
きに、前記した計測用の基準のパルスPcで前記
した第２のパルス源SSGbで発生されたパルスの
周期Ｔ２をカウントしたときの計測値Ｎ２が、電
圧制御発振器における発振周波数の第２の許容の
変化範囲βと対応して定められた最小値Ｎ２ａ以
下の場合に第３の信号Ssbを発生させるような動
作を行なうとともに、前記した計測用の基準のパ
ルスPcで、第２のパルス源SSGbで発生されたパ
ルスの周期Ｔ２をカウントしたときの計測値Ｎ２
が、電圧制御発振器における発振周波数の許容の
変化範囲βと対応して定められた最大値Ｎ２ｌ以
上の場合に第４の信号Slbを発生させるという動
作を行なう。

カウンタCTAでは、フエーズ・ロツクド・ル
ープPLL中の電圧制御発振器VCOで発生された
ビツトクロツク信号Pcを計測用の基準パルスと
してパルス源SSGaで発生されたパルスの周期Ｔ
１を計測することにより、前記した第１のパルス
源SSGaで発生されたパルスの周期Ｔ１と対応し
て得られる計測値Ｎ１をラツチ回路LCAを介し
て第１の数値比較器COM１と第２の数値比較器
COM２とに与える。

カウンタCTBでは、フエーズ・ロツクド・ル
ープPLL中の電圧制御発振器VCOで発生された
ビツトクロツク信号Pcを計測用の基準パルスと
して第２のパルス源SSGbで発生されたパルスの
周期Ｔ２を計測することにより、前記したパルス
源SSGbで発生されたパルスの周期Ｔ２と対応し
て得られる計測値Ｎ２をラツチ回路LCBを介し
て第３の数値比較器COM３と第４の数値比較器
COM４とに与える。

そして、第１のパルス源SSGaから出力された
パルスの周期Ｔ１を被計数パルスとしてカウンタ
CTAに与えられているビツトクロツク信号Pcの
個数により計測するには、前記の第１のパルス源
SSGaから出力されたパルスの立上りエツジ毎に
カウンタCTAがクリアされるようにすればよい。

それにより、前記したカウンタCTAにおける
計数値Ｎ１は、前記したビツトクロツク信号Pc
の周期と対応しているものとなつており、また、
前記したカウンタCTBにおける計数値Ｎ２も前
記したビツトクロツク信号Pcの周期と対応して
いるものとなつている。

前記したラツチ回路LCAは前記したカウンタ
CTAに対してクリアパルスとして与えられてい
る前記した第１のパルス源SSGaから出力された
パルスの立上りエツジがラツチ信号として供給さ
れることにより、その時点の計数値Ｎ１を第１、
第２の数値比較器COM１，COM２に与える。

また、前記したラツチ回路LCBは前記したカ
ウンタCTBに対してクリアパルスとして与えら
れている前記した第２のパルス源SSGbから出力
されたパルスの立上りエツジがラツチ信号として
供給されることにより、その時点の計数値Ｎ２を
第３、第４の数値比較器COM３，COM４に与え
る。

前記したビツトクロツク信号Pcの周期と対応
しているカウンタCTAの計数値Ｎ１が与えられ
る第１の数値比較器COM１には、閾値として数
値Ｎ１ｓが与えられており、また、前記したカウ
ンタCTAの計数値Ｎ１が与えられる第２の数値
比較器COM２には、閾値として数値Ｎ１ｌが与
えられている。

また、前記したビツトクロツク信号Pcの周期
と対応しているカウンタCTBの計数値Ｎ２が与
えられる第３の数値比較器COM３には、閾値と
して数値Ｎ２ｓが与えられており、前記したカウ
ンタCTBの計数値Ｎ２が与えられる第４の数値
比較器COM４には、閾値として数値Ｎ２ｌが与
えられている。

前記の閾値として与えられる数値Ｎ１ｓは、ビ
ツトクロツク信号Pcの周期の第１の許容の変化
範囲における最長の周期と対応する計数値であ
り、また、数値Ｎ１ｌはビツトクロツク信号Pc
の周期の第１の許容の変化範囲における最短の周
期と対応する計数値である。

また、前記の閾値として与えられる数値Ｎ２ｓ
は、ビツトクロツク信号Pcの周期の第２の許容
の変化範囲における最長の周期と対応する計数値
であり、数値Ｎ２ｌはビツトクロツク信号Pcの
周期の第２の許容の変化範囲における最短の周期
と対応する計数値である。

今、前記したカウンタCTAにおける計数値Ｎ
１が、Ｎ１＜Ｎ１ｓの場合、すなわちビツトクロ
ツク信号Pcの周期が、第１の許容の変化範囲の
限界値以上に長くなつたときは、第１の数値比較
器COM１からは正のパルスによる第１の信号
Ssaが出力され、また前記のカウンタCTAの計数
値Ｎ１がＮ１ｌ＜Ｎ１の場合、すなわちビツトク
ロツク信号Pcの周期が、第１の許容の変化範囲
の限界値以上に短くなつたときは、第２の数値比
較器COM２からは正のパルスによる第２の信号
Slaが出力される。

また、前記したカウンタCTBにおける計数値
Ｎ２が、Ｎ２＜Ｎ２ｓの場合、すなわちビツトク
ロツク信号Pcの周期が、第２の許容の変化範囲
の限界値以上に長くなつたときは、第３の数値比
較器COM３からは正のパルスによる第３の信号
Ssbが出力され、他方、前記のカウンタCTBの計
数値Ｎ２がＮ２ｌ＜Ｎ２の場合、すなわちビツト
クロツク信号Pcの周期が第２の許容の変化範囲
の限界値以上に短くなつたときは、第４の数値比
較器COM４からは正のパルスによる第４の信号
Slbが出力される。

前記した第１の数値比較器COM１から出力さ
れた第１の信号Ssaは切換スイツチSW１の固定
接点ａに与えられ、また、前記の切換スイツチ
SW１の固定接点ｂには抵抗を介してローレベル
Ｌが与えられている。それで、前記の切換スイツ
チSW１の可動接点ｃが固定接点ａ側に切換えら
れたときには、第１の数値比較回路COM１から
出力された第１の信号Ssaは切換スイツチSW１
の固定接点ａと可動接点ｃとを介してノア回路
NOR１へ、それの一方入力として供給される。
前記したノア回路NOR１の他方入力としては、
第２の周波数比較回路FCCbに設けられている第
３の数値比較回路COM３から出力された第３の
信号Ssbが与えられている。

また、前記した第２の数値比較回路COM２か
ら出力された第２の信号Slaは切換スイツチSW
２の固定接点ａに与えられ、また、前記の切換ス
イツチSW２の固定接点ｂには抵抗を介してロー
レベルＬが与えられている。それで、前記の切換
スイツチSW２の可動接点ｃが固定接点ａ側に切
換えられたときには、第２の数値比較回路COM
２から出力された第２の信号Slaは切換スイツチ
SW２の固定接点ａと可動接点ｃとを介してオア
回路OR１へ、それの一方入力として供給され
る。前記したオア回路OR１の他方入力として
は、第２の周波数比較回路FCCbに設けられてい
る第４の数値比較回路COM４から出力された第
４の信号Slbが与えられている。

そして、第５図中に示されている周波数比較回
路FCCにおいては、ノア回路NOR１からの出力
信号Ｓ１が出力端子３を介して誤差信号発生回路
ESGの入力端子５に送出され、また、前記した
オア回路OR１から出力された第２の信号Ｓ２は
出力端子４を介して誤差信号発生回路ESGの入
力端子６に送出されるようになされており、他
方、第６図中に示されている周波数比較回路
FCCにおいては、ノア回路NOR１からの出力信
号が出力端子３を介して第１の誤差信号発生回路
ESG１の入力端子５に供給され、また、前記し
たオア回路OR１からの出力信号は出力端子４を
介して第２の誤差信号発生回路ESG２の入力端
子６に供給されるようになされている。

フエーズ・ロツクド・ループPLL中の電圧制
御発振器VCOから出力されているビツトクロツ
ク信号Pcの周波数が正規の場合に、前記した第
１の周波数比較回路FCCaと第２の周波数比較回
路FCCbとを備えている周波数比較回路FCCは次
のように動作する。すなわち、フエーズ・ロツク
ド・ループPLL中の電圧制御発振器VCOから出
力されているビツトクロツク信号Pcの周波数が
正規の場合には、周波数比較回路FCCにおける
前記した第１〜第４の数値比較器COM１〜COM
４からの出力はローレベルであり、また、ノア回
路NOR１からの出力はハイレベルとなり、オア
回路OR１からの出力はローレベルとなるから、
周波数比較回路FCCにおける出力端子３はハイ
レベル、出力端子４はローレベルとなる。

この状態において、周波数比較回路FCCの出
力端子３から送出されたハイレベルの第１の信号
が入力端子５に供給されるとともに、周波数比較
回路FCCの出力端子４から送出されたローレベ
ルの第２の信号が入力端子６に供給された第５図
示の実施例における誤差信号発生回路ESGでは、
抵抗１００，１０１，７，８からなる抵抗回路網
のアナログ加算回路によつて、前記した入力端子
に供給されたハイレベルの第１の信号とローレベ
ルの第２の信号との中間のレベルの信号をそれの
出力端子９に送出する。

フエーズ・ロツクド・ループPLL中の電圧制
御発振器VCOから出力されているビツトクロツ
ク信号Pcの周波数が予め定められた許容の変化
範囲外にずれた場合には、周波数比較回路FCC
における第１の周波数比較回路FCCaと第２の周
波数比較回路FCCbとにおける第１〜第４の数値
比較器COM１〜COM４からの出力信号のレベル
の状態が、ビツトクロツク信号Pcの周波数のず
れの態様に応じて後述されているように変化し、
周波数比較回路FCCの出力端子３，４から第５
図示の実施例における誤差信号発生回路ESGの
入力端子５，６に供給された第１、第２の信号
が、抵抗１００，１０１，７，８からなる抵抗回
路網のアナログ加算回路を介して出力端子９に出
力される信号のレベルは、ビツトクロツク信号
Pcの周波数のずれの態様がどうであるのかに応
じてビツトクロツク信号Pcの周波数が正規の場
合の信号のレベルとは異なつたものとなる。

さて、第５図中に示されている前記した誤差信
号発生回路ESGでは、それの入力端子５に対し
て供給される第１の信号Ｓ１と、その入力端子６
に対して供給されている第２の信号Ｓ２とを、前
記したように抵抗１００，１０１，７，８とから
なる抵抗回路網のアナログ加算回路によつて加算
して誤差信号Seを出力端子９からフエーズ・ロ
ツクド・ループPLL中の位相比較回路PCの入力
端子１２に供給する。

前記した誤差信号発生回路ESGによつて発生
された誤差信号Seが、前記したフエーズ・ロツ
クド・ループPLL中の位相比較回路PCの入力端
子１２に供給されるのは、フエーズ・ロツクド・
ループPLL中の電圧制御発振器VCOから発生さ
れたビツトクロツク信号Pcの周波数が第１、第
２の許容された周波数変化範囲外にまでずれた状
態のときであり、フエーズ・ロツクド・ループ
PLL中の位相比較回路PCは、それの入力端子１
２に供給された前記の誤差信号Seにより、位相
比較回路PC中の誤差信号が制御されて、フエー
ズ・ロツクド・ループPLLを迅速に位相同期し
ている状態にさせるのである。

すなわち、ビツトクロツク信号Pcの周波数が
正規の場合に、前記の周波数比較回路FCCから
誤差信号発生回路ESGの入力端子５に与えられ
る第１の信号はハイレベルであるとともに、前記
の周波数比較回路FCCから誤差信号発生回路
ESGの入力端子６に与えられる第２の信号はロ
ーレベルであるから、ビツトクロツク信号Pcの
周波数が正規の場合には、誤差信号発生回路
ESGでは誤差信号を発生せず、この場合に誤差
信号発生回路ESGの出力端子９に送出される信
号は、既述のようにハイレベルとローレベルとの
中間のレベルの信号となる。

したがつて、ビツトクロツク信号Pcの周波数
が正規の場合に、誤差信号発生回路ESGから位
相比較回路PCの入力端子１２に供給される信号
によつても位相比較回路PCの誤差信号が変化さ
れることはない。

次にビツトクロツク信号Pcの周波数が正規の
場合に比べて高くなり（ビツトクロツク信号Pc
の周期が正規の場合に比べて短くなり）、前記の
周波数比較回路FCCから誤差信号発生回路ESG
の入力端子６に与えられる第２の信号がハイレベ
ルになつた場合に、この状態においても前記の周
波数比較回路FCCから誤差信号発生回路ESGの
入力端子５に与えられている第１の信号のレベル
は、前記したビツトクロツク信号Pcの周波数が
正規の場合における信号のレベルと同様にハイレ
ベルであるから、ビツトクロツク信号Pcの周波
数が前記した許容の周波数範囲を超えて高くなつ
たときに、誤差信号発生回路ESGの出力端子９
に送出される信号はハイレベルの信号になり、こ
の場合には誤差信号発生回路ESGから位相比較
回路PCの入力端子１２に供給される信号によつ
て位相比較回路PCの誤差信号が変化され、フエ
ーズ・ロツクド・ループPLL中の電圧制御発振
器VCOから発生されるビツトクロツク信号Pcの
周波数が急速に前記した許容の周波数範囲内の周
波数になるように低くなされる。

次いで、ビツトクロツク信号Pcの周波数が正
規の場合に比べて低くなり（ビツトクロツク信号
Pcの周期が正規の場合に比べて長くなり）、前記
の周波数比較回路FCCから誤差信号発生回路
ESGの入力端子５に与えられる第１の信号がロ
ーレベルになつた場合に、この状態においても前
記の周波数比較回路FCCから誤差信号発生回路
ESGの入力端子６に与えられている第２の信号
のレベルは、前記したビツトクロツク信号Pcの
周波数が正規の場合における信号のレベルと同様
にローレベルであるから、ビツトクロツク信号
Pcの周波数が前記した許容の周波数範囲を超え
て低くなつたときに、誤差信号発生回路ESGの
出力端子９に送出される信号はローレベルの信号
になり、この場合には誤差信号発生回路ESGか
ら位相比較回路PCの入力端子１２に供給される
信号によつて位相比較回路PCの誤差信号が変化
され、フエーズ・ロツクド・ループPLL中の電
圧制御発振器VCOから発生されるビツトクロツ
ク信号Pcの周波数が急速に前記した許容の周波
数範囲内の周波数になるように高くなされる。

次に第６図に示されている第１の誤差信号発生
回路ESG１では、それの入力端子５に対して供
給された第１の信号Ｓ１がインバータINVを介
して第１のシフトレジスタSR１に与えられ、ま
た、第２の誤差信号発生回路ESG２では、それ
の入力端子６に対して供給された第２の信号Ｓ２
が第２のシフトレジスタSR２に与えられる。前
記した第１、第２の各シフトレジスタSR１，SR
２は、既述した周波数比較回路FCCに設けられ
ている第１、第２のパルス源SSGA，SSGBから
カウンタCTA，CTBとラツチ回路LCA，LCBに
与えられているパルスと同一のパルスがクロツク
信号として供給されている。そして、前記した第
１、第２の各シフトレジスタSR１，SR２は、そ
れにクロツクが供給された時点にデータ端子Ｄに
与えられている情報を取込んで１ステツプだけシ
フトさせる。

第１のシフトレジスタSR１におけるＱ１〜Ｑ
３の３つの出力は、ナンド回路NANDに与えら
れており、また第２のシフトレジスタSR１にお
けるＱ１〜Ｑ３の３つの出力は、アンド回路
ANDに与えられているから、第１の誤差信号発
生回路ESG１における前記のナンド回路NAND
の出力側には、第１のシフトレジスタSR１にお
けるＱ１〜Ｑ３の３つの出力が共にハイレベルに
なつたときだけにローレベルの信号が出力され、
また第２の誤差信号発生回路ESG２における前
記のアンド回路ANDの出力側には、第２のシフ
トレジスタSR２におけるＱ１〜Ｑ３の３つの出
力が共にハイレベルになつたときだけにハイレベ
ルの信号が出力される。

前記した第１の誤差信号発生回路ESG１に設
けられているナンド回路NANDの出力側には、
抵抗４３，４４の各一端が接続されており、ま
た、第２の誤差信号発生回路ESG２の出力側に
は抵抗４５，４６の各一端が接続されている。前
記した抵抗４３，４５の他端には論理回路におけ
るハイレベルの電圧Ｈが接続されており、また前
記した抵抗４４，４６の他端は互に接続されてそ
こに出力端子９が接続されている。

したがつて、前記した構成を有する第１の誤差
信号発生回路ESG１においては、第１のシフト
レジスタSR１におけるそれぞれのＱ１〜Ｑ３の
３つの出力が共にハイレベルの状態にならない限
りは第１の誤差信号を発生しない。また、前記し
た構成を有する第２の誤差信号発生回路ESG２
においては、第２のシフトレジスタSR２におけ
るそれぞれのＱ１〜Ｑ３の３つの出力が共にハイ
レベルの状態にならない限りは第２の誤差信号を
発生しない。

すなわち、第６図中に示されている構成態様を
有する第１、第２の誤差信号発生回路ESG１，
ESG２からは、所定の期間以上（図示の実施例
ではシフトレジスタに加えられるクロツク３個分
の期間であるが、所定の期間は任意に設定できる
ことはいうまでもない）にわたつて発生したとき
に始めて第１、第２の誤差信号が発生されるか
ら、この第６図に示されている実施例において
は、例えば、入力端子１に供給された被復調信号
にドロツプアウトが発生していても、それに周波
数比較回路FCCが一々応答動作することもなく、
したがつて周波数がスキツプするようなことも起
らない。

第６図示の実施例の装置において、フエーズ・
ロツクド・ループPLL中の電圧制御発振器VCO
から出力されたビツトクロツク信号Pcの周波数
が正規の場合には、周波数比較回路FCCにおけ
るノア回路NOR１の出力がハイレベルになつて
おり、また、オア回路OR１の出力がローレベル
となつていて、ノア回路NOR１からのハイレベ
ルの出力がインバータINVを介して与えられる
第１のシフトレジスタSR１への入力も、オア回
路OR１からのローレベルの出力が与えられる第
２のシフトレジスタSR２への入力も、ともにロ
ーレベルであり、第１、第２のシフトレジスタ
SR１，SR２の各出力はすべてローレベルとな
り、ナンド回路NANDの出力はハイレベル、ア
ンド回路ANDの出力はローレベルとなり、第１、
第２の誤差信号発生回路ESG１，ESG２の出力
端子９はハイレベルとローレベルとの中間の電圧
となる。

次に第６図の実施例に示されている装置におい
て、フエーズ・ロツクド・ループPLL中の電圧
制御発振器VCOから出力されたビツトクロツク
信号Pcの周波数が許容の変化範囲を超えて低く
なつたとき（ビツトクロツク信号Pcの周期が許
容の変化範囲を超えて長くなつたとき）は、周波
数比較回路FCCにおけるノア回路NOR１の出力
がローレベルとなり、またオア回路OR１の出力
もローレベルとなつている。

それで、ノア回路NOR１からのローレベルの
出力がインバータINVを介してハイレベルとな
されて与えられる第１のシフトレジスタSR１は、
それへの入力信号が所定の期間にわたつてハイレ
ベルに保持された状態において３つの出力がすべ
てハイレベルとなる。

一方、今考えている状態において、オア回路
OR１からのローレベルの出力が与えられている
第２のシフトレジスタSR２からの出力はローレ
ベルであるから、第２のシフトレジスタSR２か
らの出力はすべてローレベルとなる。

したがつて、ナンド回路NANDの出力とアン
ド回路ANDの出力とはともにローレベルとなり、
第１、第２の誤差信号発生回路ESG１，ESG２
の出力端子９から位相比較回路PCの入力端子１
２にはローレベルの誤差信号が送出され、この場
合に第１、第２の誤差信号発生回路ESG１，
ESG２の出力端子９から位相比較回路PCの入力
端子１２に供給される信号によつて位相比較回路
PCの誤差信号が変化され、フエーズ・ロツク
ド・ループPLL中の電圧制御発振器VCOから発
生されるビツトクロツク信号Pcの周波数が急速
に正規の周波数になるように高くなされる。

次いで、第６図の実施例に示されている装置に
おいて、フエーズ・ロツクド・ループPLL中の
電圧制御発振器VCOから出力されたビツトクロ
ツク信号Pcの周波数が許容の変化範囲を超えて
高く（周期が許容の変化範囲を超えて短く）なつ
たときは、周波数比較回路FCCにおけるオア回
路OR１の出力がハイレベルとなり、また、前記
の状態においてノア回路NOR１の出力もハイレ
ベルとなつている。

それで、オア回路OR１からのハイレベルの出
力が与えられている第２のシフトレジスタSR２
からの出力は、それへの入力信号が所定の期間に
わたつてハイレベルに保持された状態において３
つの出力がすべてハイレベルとなる。

一方、今考えている状態においてノア回路
NOR１からのハイレベルの出力がインバータ
INVを介してローレベルとなされて与えられる
第１のシフトレジスタSR１の出力はローレベル
となる。

したがつて、ナンド回路NANDの出力とアン
ド回路ANDの出力はともにハイレベルとなり、
第１、第２の誤差信号発生回路ESG１，ESG２
の出力端子９から位相比較回路PCの入力端子１
２にはハイレベルの誤差信号が送出され、この場
合に第１、第２の誤差信号発生回路ESG１，
ESG２の出力端子９から位相比較回路PCの入力
端子１２に供給される信号によつて位相比較回路
PCの誤差信号が変化され、フエーズ・ロツク
ド・ループPLL中の電圧制御発振器VCOから発
生されるビツトクロツク信号Pcの周波数が急速
に正規の周波数になるように低くなされる。

さて、今、第１のパルス源SSGaから発生され
た周期Ｔ１のパルスの周期を、周波数比較回路
FCCにおける第１の周波数比較回路FCCaのカウ
ンタCTAによつて、フエーズ・ロツクド・ルー
プPLLが正常にロツクしている状態におけるフ
エーズ・ロツクド・ループPLL中の電圧制御発
振器VCOから出力されたビツトクロツク信号Pc
を用いて計測したときにカウンタCTAで得られ
る計数値Ｎ１をＮ１ｎとし、第１の数値比較器
COM１に設定されている数値Ｎ１ｓ（ビツトクロ
ツク信号Pcの周波数の第１の許容の変化範囲に
おける下限の周波数と対応して設定されている数
値……ビツトクロツク信号Pcの周期の第１の許
容の変化範囲における最長の周期と対応して設定
されている数値）と、第２の数値比較器COM２
に設定されている数値Ｎ１ｌ（ビツトクロツク信
号Pcの周波数の第１の許容の変化範囲における
上限の周波数と対応して設定されている数値……
ビツトクロツク信号Pcの周期の第１の許容の変
化範囲における最短の周期と対応して設定されて
いる数値）とを、前記した計数値Ｎ１ｎの±１％
の数値、すなわちＮ１ｓ＝Ｎ１ｎ×0.99、Ｎ１ｌ
＝Ｎ１ｎ×1.01にそれぞれ設定したとし、また、
第２のパルス源SSGbから発生された周期Ｔ２
（ただし、Ｔ１＞Ｔ２）のパルスの周期を、周波
数比較回路FCCのカウンタCTBによつて、フエ
ーズ・ロツクド・ループPLLが正常にロツクし
ている状態におけるフエーズ・ロツクド・ループ
PLL中の電圧制御発振器VCOから出力されたビ
ツトクロツク信号Pcを用いて計測したときにカ
ウンタCTBで得られる計数値Ｎ２をＮ２ｎとし
て、第３の数値比較器COM３に設定されている
数値Ｎ２ｓ（ビツトクロツク信号Pcの周波数の第
２の許容の変化範囲における下限の周波数と対応
して設定されている数値……ビツトクロツク信号
Pcの周期の第２の許容の変化範囲における最長
の周期と対応して設定されている数値）と、第４
の数値比較器COM４に設定されている数値Ｎ２
ｌ（ビツトクロツク信号Pcの周波数の第２の許容
の変化範囲における上限の周波数と対応して設定
されている数値……ビツトクロツク信号Pcの周
期の第２の許容の変化範囲における最短の周期と
対応して設定されている数値）とを、前記した計
数値Ｎ２ｎの±５％の数値、すなわち、Ｎ２ｓ＝
N2n×0.95、Ｎ２ｌ＝Ｎ２ｎ×1.05にそれぞれ設
定した場合を例にとり、断続している状態の被復
調信号を本発明のデジタル信号復調装置によつて
復調しているときに、被復調信号が無信号期間か
ら信号の存在している期間へ変化してフエーズ・
ロツクド・ループPLLがロツク外れの状態から
ロツク状態に移行する場合の動作状態について説
明すると次のとおりである。

すなわち、デジタル信号復調装置において復調
の対象にしている被復調信号が、第２図に示され
ているように信号期間と無信号期間とが時間軸上
に並んでいる場合には、無信号期間においてフエ
ーズ・ロツクド・ループPLLの電圧制御発振器
VCOから出力されているビツトクロツク信号の
周波数（周期）が、正規の値から大きく外れるこ
とがあるが、前記のように無信号期間にフエー
ズ・ロツクド・ループPLLの電圧制御発振器
VCOから出力されているビツトクロツク信号の
周波数（周期）が、正規の値から大きく外れる際
に、周波数比較回路FCCにおける第２の周波数
比較回路FCCbは、前記のビツトクロツク信号Pc
の周波数が正規の値から±５％以上ずれたかどう
かを、第１のパルス源SSGaで発生されるパルス
の周期Ｔ１に対して周期Ｔ１＞Ｔ２の関係にある
第２のパルス源SSGbから発生されるパルスの周
期Ｔ２と対応する短い時間中に検出して信号を発
生し、それにより誤差信号発生回路ESGで発生
した誤差信号によつてフエーズ・ロツクド・ルー
プPLLにおける電圧制御発振器VCOから発生さ
れるビツトクロツク信号Pcの周波数を迅速に正
規の周波数の近傍にまで近付けるように動作し、
また、周波数比較回路FCCにおける第１の周波
数比較回路FCCaは、前記のビツトクロツク信号
Pcの周波数が正規の値から±１％以内になるよ
うに動作するのであり、周波数比較回路FCCは
短い時間内にビツトクロツク信号Pcの周波数を
正規の値から±１％以内にさせるような動作を行
なうのである。

前記した周波数比較回路FCCで行なわれる周
波数比較動作は、既述したところからも明らかな
ように、第１の周波数比較回路FCCaでの周波数
比較動作は、第１のパルス源SSGaで発生された
周期Ｔ１のパルスの周期中において、フエーズ・
ロツクド・ループPLL中の電圧制御発振器VCO
から発生されるビツトクロツク信号の個数Ｎ１
が、許容の範囲内の個数であるのか、許容の範囲
の個数の最小値の個数Ｎ１ｓよりも少いか、許容
の範囲の個数の最大値の個数Ｎ１ｌよりも多い
か、を判断することによつて行なわれており、ま
た、第２の周波数比較回路FCCbでの周波数比較
動作は、前記した第１のパルス源SSGaで発生さ
れたパルスの周期Ｔ１に対してＴ１＞Ｔ２の関係
にある周期Ｔ２を有する如き第２のパルス源
SSGbで発生された周期Ｔ２のパルスの周期中に
おいてフエーズ・ロツクド・ループPLL中の電
圧制御発振器VCOから発生されるビツトクロツ
ク信号の個数Ｎ２が、許容の範囲内の個数である
のか、許容の範囲の個数の最小値の個数Ｎ２ｓよ
りも少いか、許容の範囲の個数の最大値の個数Ｎ
２ｌよりも多いか、を判断することによつて行な
われているが、第１の周波数比較回路FCCaでの
周波数比較動作に用いられる第１のパルス源
SSGaで発生されたパルスの周期Ｔ１が余りに短
い場合には、フエーズ・ロツクド・ループPLL
のロツクイン時、あるいはノイズ等によつてビツ
トクロツク信号の周波数が変動した際にも、その
周波数変化が、第１の許容の周波数範囲を超える
ことが起きて、第１の周波数比較回路FCCから
信号が出力され、全体の回路動作が不安定になる
から、第１の周波数比較回路FCCaでの周波数比
較動作に用いる第１のパルス源SSGaで発生させ
るパルスとしては、それの周期Ｔ１を長く設定し
て、その長い期間におけるカウント値が平均的に
前述した±１％を超えているかどうかについての
判断を行なうようにする。

さて、デジタル信号復調装置のビツトクロツク
信号発生装置における一巡の制御ループのゲイン
を変化させることにより装置の調整を行なうよう
にするのには、例えば第５図示の実施例について
はそれの誤差信号発生回路ESGにおけるアナロ
グ加算回路を構成している抵抗回路網の抵抗７，
８，１００，１０１の抵抗値を変更することによ
つて実施することもできるが、その他の調整手段
としては、第１２図に示すように前記した周波数
比較回路FCCにおける第１、第２の周波数比較
回路FCC１，FCC２からの出力信号のパルス巾
を単安定マルチバイブレータMM１，MM２によ
つて変化させることによつて実施することができ
る。第１２図に示されているノア回路NOR１、
オア回路OR１は、それぞれ第５図中に示されて
いるノア回路NOR１、オア回路OR１を示してい
る。

第１３図は第６図示の実施例における第１、第
２の誤差信号発生回路ESG１，ESG２における
ナンド回路NANDからの出力信号とアンド回路
AND回路からの出力信号のパルス巾を単安定マ
ルチバイブレータMM１，MM２によつて変化さ
せることによつて一巡の制御ループのゲインを変
化させ、それにより装置の調整を行なうようにす
る構成例であり、第１３図に示されているナンド
回路NAND、アンド回路AND、抵抗４３〜４６
などは、第６図中に示されているノア回路NOR
１、オア回路OR１、抵抗４３〜４６を示してい
る。

次に、第５図及び第６図に示されている周波数
比較回路FCC中に設けられている切換スイツチ
SW１，SW２についての説明を行なう。本発明
のデジタル信号復調回路において復調の対象にさ
れている被復調信号が、例えば、磁気記録再生装
置からの再生信号であつた場合には、磁気テープ
が早送りや巻戻しによつて急速走行されるとき
に、被復調信号の周波数が正規の周波数から大巾
にずれた状態になる。

被復調信号が磁気記録再生装置からの再生信号
以外の場合でも、被復調信号の周波数が正規の周
波数から大巾にずれた状態では、周波数比較回路
FCCにおける第１の周波数比較回路FCC１と第
２の周波数比較回路FCC２とにおいて、許容さ
れた周波数の変化範囲の狭い第１の周波数比較回
路FCC１に対しては有効な動作が期待すること
ができないことは容易に理解できる。

そこで、前記のように被復調信号の周波数が正
規の周波数から大巾にずれた状態の場合には切換
スイツチSW１，SW２の可動接点ｃを固定接点
ｂ側に切換えて、許容された周波数の変化範囲の
狭い第１の周波数比較回路FCC１の周波数比較
動作が周波数比較回路FCCの動作には無関係に
なるようにし、周波数比較回路FCCにおける周
波数比較動作が許容された周波数の変化範囲の広
い第２の周波数比較回路FCC２でけによつて行
なわれるようにすると、ビツトクロツク信号の周
波数が第２の周波数比較回路FCC２における許
容された周波数の変化範囲に入つた場合に、第２
の周波数比較回路FCC２における周波数比較動
作が、許容された周波数の変化範囲の狭い第１の
周波数比較回路FCC１による無意味な周波数比
較動作に邪魔されることなく安定な動作を行なう
ことができる。なお、前記した切換スイツチSW
１，SW２の可動接点ｃは、それの一方もしくは
双方のものが固定接点ｂ側に切換えられるように
してよい。

また、実施に当つては前記した第２の周波数比
較回路FCCbにおける許容された周波数の変化範
囲よりも一層許容された周波数の変化範囲の広い
第３の周波数比較回路FCCcを第１４図のように
追加して、ビツトクロツク信号の周波数が一層大
巾にずれた場合に、第３の周波数比較回路FCCc
だけによつて周波数比較動作が行なわれるように
されてもよい。第１４図において、Ssc，Slcなど
は、既述した信号Ssa，Ssb，Slbなどと同様な信
号である。

第１５図は、デジタル信号復調装置のビツトク
ロツク信号発生装置における一巡の制御ループの
ゲインを変化させて装置の調整を行なうようにす
る既述した第１２図示の構成例の他の構成例であ
り、この構成例において、MM１，MM２，MM
３，MM４は単安定マルチバイブレータ、SW
３，SW４は切換スイツチ、であり、また、第１
の周波数比較回路FCCa、第２の周波数比較回路
FCCb、ノア回路NOR１、オア回路OR１などは
第５図中の第１の周波数比較回路FCCa、第２の
周波数比較回路FCCb、ノア回路NOR１、オア回
路OR１にそれぞれ対応している。また、第１６
図のａ，ｂは、前記した第１５中に使用されてい
る切換スイツチSW３，SW４の構成例を示した
ものである。

次に、第５図及び第６図中に示されているフエ
ーズ・ロツクド・ループPLL中の位相比較回路
PCの構成と動作とについて説明する。第５図及
び第６図中に示されているフエーズ・ロツクド・
ループPLL中の位相比較回路PCにおいて、それ
の入力端子１０，１１の内の入力端子１０には検
出窓パルス発生回路DWCで発生された第７図の
ａに示されているような検出窓パルスPwが供給
されており、また、入力端子１１にはフエーズ・
ロツクド・ループPLL中の電圧制御発振器VCO
で発生された例えば第７図のｂに示されているよ
うなビツトクロツク信号Pcが供給されている
（第７図のｂに示されているビツトクロツク信号
Pcは、フエーズ・ロツクド・ループPLL中の電
圧制御発振器VCOが正規の周期を有しているビ
ツトクロツク信号Pcを発生している場合を例示
しているものである）。

前記した入力端子１０に供給された検出窓パル
スPwは、ナンド回路１４にそれの一方入力とし
て与えられているとともに、排他的論理和回路１
５にもそれの一方入力として与えられている。ま
た、前記した入力端子１１に供給されたビツトク
ロツク信号Pcは、前記したナンド回路１４へそ
れの他方入力として与えられている。

第７図のａに示されている検出窓パルスPwと、
第７図のｂに示されているビツトクロツク信号
Pcとが与えられている前記したナンド回路１４
からは、第７図のｃに示されているようなパルス
Pnが出力されて、このパルスPnは前記した排他
的論理和回路１５へそれの他方入力として供給さ
れるとともに、排他的論理和回路１６にそれの一
方入力として供給される。

ナンド回路１４から出力された第７図のｃに示
されているパルスPnは、ビツトクロツク信号Pc
の波形の立下り縁に対して、波形の立上り縁が進
んでいる状態の検出窓パルスPwの波形の立上り
縁を立下り縁とし、また、前記したビツトクロツ
ク信号Pcの波形の立下り縁を立上り縁としてい
るパルスである。

前記のパルスPnは排他的論理和回路１６にそ
れの一方入力として与えられているが、排他的論
理和回路１６の他方入力には論理回路におけるハ
イレベルの電圧Ｈが供給されているから、前記の
排他的論理和回路１６の出力側には、第７図のｃ
に示されているパルスPnとは極性の反対なパル
スPnr（第７図のｄ）が出力される。

前述したように、入力端子１０に供給された検
出窓パルスPwと、ナンド回路１４から出力され
たパルスPnとが２入力として供給されている排
他的論理和回路１５からは、第７図のｅに示され
ているようなパルスPx、すなわち、第７図のａ
に示されている検出窓パルスPwの波形の立下り
縁に対して、波形の立下り縁が進んでいる状態の
第７図のｂに示されているようなビツトクロツク
信号Pcの立下り縁を立下り縁とし、また、前記
した検出窓パルスPwの立下り縁を立上り縁とし
ているようなパルスPxが出力される。 前記し
た排他的論理和回路１５の出力側には、抵抗１
９，２１の各一端部が接続されており、また、前
記した排他的論理和回路１６の出力側には、抵抗
２０，２２の各一端部が接続されている。前記し
た抵抗１９，２０の各他端部には、論理回路にお
けるハイレベルの電圧Ｈが接続されており、ま
た、前記した抵抗２１，２２の各他端部は接続点
Ａで互に接続されている。

前記の接続点Ａは互に逆の接続極性で並例接続
されているダイオード２７，２８からなる雑音低
減回路２９の一端部が接続されており、また、前
記した雑音低減回路２９の他端部は演算増幅器３
０の反転入力端子に接続されている。

それで、前記した排他的論理和回路１５から出
力される第７図のｅに示されるようなパルスPx
と、前記した排他的論理和回路１６から出力され
る第７図のｅに示されるようなパルスPnrとは、
抵抗２１と抵抗２２とからなるアナログ加算回路
で加算されることにより、前記したＡ点には第７
図のｆに示されているような加算信号Paが出力
される。

前記のようにＡ点に現われた加算信号Paは、
それが雑音低減回路２９を介して演算増幅器３０
の反転入力端子に与えられる際に、雑音低減回路
２９におけるダイオード２７，２８の閾値電圧を
超える信号だけが演算増幅器３０の反転入力端子
に供給されるようになされるから、前記した雑音
低減回路２９により電圧制御発振器VCOに供給
される制御信号の雑音成分が減少できる。

演算増幅器３０の反転入力端子に供給された前
記の信号は、演算増幅器３０で積分されて出力端
子１３から電圧制御発振器VCOに対し、発振周
波数制御電圧として供給されるようになされてい
るのであるが、前記した演算増幅器３０の非反転
入力端子には、排他的論理和回路１７，１８の出
力電圧が、アナログ加算回路によつて加算された
Ｃ点の電圧が与えられるようになされていて、前
記した演算増幅器３０は前記のＣ点に現われた電
圧を閾値として、演算増幅器３０の反転入力端子
に供給された信号に対する積分動作を行なう。

すなわち、前記した排他的論理和回路１７に
は、それに対する２つの入力信号として、端子３
２からの電圧と、論理回路におけるローレベルの
電圧とが与えられており、また、前記した排他的
論理和回路１８には、それに対する２つの入力信
号として、端子３２からの電圧と、論理回路にお
けるハイレベルの電圧とが与えられている。前記
した端子３２に与える電圧は、論理回路における
ハイレベルの電圧でも、あるいは論理回路におけ
るローレベルの電圧でも、または前記したナンド
回路１４の出力電圧であつてもよい。

そして、排他的論理和回路１７の出力側は、抵
抗２３を介して論理回路におけるハイレベルの電
圧Ｈに接続されているとともに抵抗２５を介して
Ｃ点に接続されており、また、排他的論理和回路
１８の出力側は、抵抗２４を介して論理回路にお
けるハイレベルの電圧Ｈに接続されているととも
に抵抗２６を介してＣ点に接続されることによ
り、前記のようにして排他的論理和回路１７，１
８の出力電圧がアナログ加算回路によつて加算さ
れたＣ点の電圧が演算増幅器３０の非反転入力端
子に与えられて、前記した演算増幅器３０は、そ
れの非反転入力端子に与えられたＣ点の電圧を閾
値として、演算増幅器３０の反転入力端子に供給
された信号に対する積分動作を行なうのである。

第７図において、Ｈは論理回路におけるハイレ
ベルの電圧を示し、また、Ｌは論理回路における
ローレベルの電圧を示し、さらにＭは論理回路に
おけるハイレベルの電圧と論理回路におけるロー
レベルの電圧とがアナログ的に加算された結果と
して得られた電圧である。

第７図のａ〜第７図のｆに示されている波形図
を参照すれば判かるように、排他的論理和回路１
５から出力されるパルス巾Pxと、排他的論理和
回路１６から出力されるパルス巾Pnrとが、第７
図のｄ，ｅに示されているように、共に同一のパ
ルス巾を示すパルスとなされている場合には、抵
抗３４とコンデンサ３３とを含んで構成されてい
る演算増幅器３０における積分動作の結果は０で
あり、この場合における位相比較回路PCからの
出力信号の信号レベルは、それまでの電圧を保持
するので、位相比較回路PCからの出力信号によ
る電圧制御発振器VCOに対するチヤージ、デイ
スチヤージは行なわれない。

しかし、第７図のａに示されている検出窓パル
スPwと、第７図のｂに示されているビツトクロ
ツク信号Pcとの相対的な位相関係が、第７図の
ａ，ｂに示されている状態からずれた場合には、
第７図のｄに示されているパルスPnrのパルス巾
と、第７図のｅに示されているビツトクロツク信
号Pxのパルス巾とが互に異なるものとなるから、
演算増幅器３０で行なわれる積分動作の結果とし
て、正極性、または負極性の誤差信号が発生し、
それに従つて電圧制御発振器VCOは検出窓パル
スPwと、ビツトクロツク信号Pcとの相対的な位
相関係が、第７図のａ，ｂに示されている正規の
状態に戻されるように、それの発振周波数が自動
制御される。

なお、Ｂ点と入力端子１２との間には、互に逆
極性に接続された２個のダイオード３５，３６か
らなる雑音低減回路３７が接続されている。前記
した入力端子１２には、既述した第１、第２の誤
差信号発生回路ESG１，ESG２からの第１、第
２の誤差信号Ｓ１ｅ，Ｓ２ｅが供給されるのであ
る。

第８図は、位相比較回路PCの他の構成例を示
すブロツク図であり、この第８図において既述し
た第７図に示す位相比較回路PCにおける構成と
同等な構成部分には、第７図中で使用した図面符
号と同一な図面符号が付されている。また、第９
図のａ〜ｅは、電圧制御発振器VCOが正規の周
期のビツトクロツク信号を発生している状態での
第８図に示す位相比較回路PCの動作説明図の波
形図、第１０図のａ〜ｅは、電圧制御発振器
VCOが正規の周期よりも短い周期のビツトクロ
ツク信号を発生している状態での第８図に示す位
相比較回路PCの動作説明用の波形図であり、さ
らに、第１１図のａ〜ｅは、電圧制御発振器
VCOが正規の周期よりも長いビツトクロツク信
号を発生している状態での第８図に示す位相比較
回路PCの動作説明用の波形図をそれぞれ示して
いる。

第８図において、入力端子１０に供給された検
出窓パルスPwは、インバータ３９に供給される
とともに、Ｄ型フリツプフロツプ４１のクリア端
子にも供給されている。また、入力端子１１に供
給されたビツトクロツク信号Pcは、インバータ
３８に供給されているとともに、Ｄ型フリツプフ
ロツプ４１のクロツク端子にも供給されている。

前記したインバータ３９の出力信号は、Ｄ型フ
リツプフロツプ４２のクロツク端子に供給され、
また、前記したインバータ３８の出力信号は、Ｄ
型フリツプフロツプ４２のクリア端子とデータ端
子とに与えられている。また、前記したＤ型フリ
ツプフロツプ４１のデータ端子には、論理回路に
おけるハイレベルの電圧Ｈが与えられており、Ｄ
型フリツプフロツプ４１のＱ端子には、抵抗２
０，２２の各一端が接続され、前記のＤ型フリツ
プフロツプ４２のＱバー端子には、抵抗１９，２
１の各一端が接続されているのである。

また、Ｄ型フリツプフロツプ４０のクロツク端
子とデータ端子及びクリア端子などには、論理回
路におけるローレベルの電圧Ｌが供給され、ま
た、Ｄ型フリツプフロツプ４０のＱ端子には抵抗
２４，２６の各一端が接続され、Ｄ型フリツプフ
ロツプ４０のＱバー端子には抵抗２３，２５の各
一端が接続されている。

前記した抵抗１９，２０，２３，２４の各他端
部は、論理回路におけるハイレベルの電圧Ｈに接
続され、また、前記した抵抗２１，２２の他端部
はＡ点に接続され、抵抗２５，２６の他端部はＣ
点に接続されている。

そして、前記したＡ点は２個のダイオード２
７，２８からなる雑音低減回路２９とＢ点とを介
して演算増幅器３０の反転入力端子に接続され、
また、前記したＣ点は演算増幅器３０の非反転入
力端子に接続されている。前記したＢ点と入力端
子１２との間には２個のダイオード３５，３６よ
りなる雑音低減回路３７が接続されている。前記
した演算増幅器３０の出力側と反転入力端子との
間には、抵抗３４とコンデンサ３３との直列接続
回路が接続されている。

電圧制御発振器VCOで発生されたビツトクロ
ツク信号Pcが、正規の周期を有している状態に
おいて、前記した構成を有する第８図示の位相比
較回路PCは、各部の波形が第９図のａ〜ｅに示
すようなものとなるような動作を行なう。

すなわち、第９図示の波形図において、第９図
のａは第８図に示す位相比較回路PCにおける入
力端子１０に供給された検出窓パルスPwであり、
また第９図のｂは第８図に示す位相比較回路PC
のの入力端子１１に供給されているビツトクロツ
ク信号Pcであり、さらに第９図のｃは第８図に
示す位相比較回路PCにおけるＤ型フリツプフロ
ツプ４１のＱ端子に現われる常にローレベルの状
態の出力信号を示し、さらにまた、第９図のｄは
第８図に示す位相比較回路PCにおけるＤ型フリ
ツプフロツプ４２のＱバー端子に現われる常にハ
イレベルの状態の出力信号を示し、また、第９図
のｅは第８図に示す位相比較回路PCにおける前
記したＤ型フリツプフロツプ４１のＱ端子に現わ
れる常にローレベルの状態の出力信号と、Ｄ型フ
リツプフロツプ４２のＱバー端子に現われる常に
ハイレベルの状態の出力信号とが、抵抗２１，２
２からなるアナログ加算回路によつて加算されて
Ａ点に現われる出力信号の状態を示しているもの
であるが、このように、電圧制御発振器VCOで
発生されたビツトクロツク信号Pcが、正規の周
期を有している状態における第８図に示されてい
る位相比較回路PCでは、それのＡ点における電
圧が第９図のｅに示されているようにＭの信号レ
ベルとなるので、VCOに対しての誤差信号は発
生しない。

次に、電圧制御発振器VCOが第１０図のｂに
示されているように正規の周期よりも短い周期の
ビツトクロツク信号Pcを発生している状態にお
いて、第８図に示す位相比較回路PCのＤ型フリ
ツプフロツプ４１のＱ端子には、第１０図のｃに
示されているように、ビツトクロツク信号Pcの
立上り縁で立上り、検出窓パルスPwの立下り縁
で立下がるパルスが現われ、したがつて電圧制御
発振器VCOが正規の周期よりも短い周期のビツ
トクロツク信号Pcを発生している状態における
第８図示の位相比較回路PCにおけるＡ点には、
前記のＤ型フリツプフロツプ４１のＱ端子に現わ
れる第１０図のｃに示されるパルスと、Ｄ型フリ
ツプフロツプ４２のＱバー端子に現われる第１０
図のｄに示されている常にハイレベルＨの信号と
が抵抗２１，２２からなるアナログ加算回路によ
つて加算された第１０図のｅに示されるパルスが
Ａ点に現われる。

そして、前記した第１０図のｅに示されるパル
スは、雑音低減回路２９を介して演算増幅器３０
の反転入力端子に供給される。また、前記の演算
増幅器３０の非反転入力端子には、Ｄ型フリツプ
フロツプ４０のＱ端子の出力とＱバー端子出力と
が抵抗２５，２６よりなるアナログ加算回路によ
つて加算された電圧（論理回路におけるハイレベ
ルの電圧とローレベルの電圧とがアナログ的に加
算された電圧）が与えられているから、演算増幅
器３０は前記した非反転入力端子に与えられた電
圧を閾値として、反転入力端子に供給された電圧
を積分して誤差信号を発生し、それを出力端子１
３を介して電圧制御発振器VCOに与える。電圧
制御発振器VCOでは前記した誤差信号によつて
それの発振周波数が低くなるように自動制御さ
れ、電圧制御発振器VCOで発生されるビツトク
ロツク信号を正規の周期にもどす。

さて、電圧制御発振器VCOが第１１図のｂに
示されているように正規の周期よりも長い周期の
ビツトクロツク信号Pcを発生している状態にお
いて、第８図に示す位相比較回路PCのＤ型フリ
ツプフロツプ４２のＱバー端子には、第１１図の
ｄに示されているように、検出窓パルスPwの立
下り縁で立下り、ビツトクロツク信号Pcの立上
り縁で立上がるパルスが現われ、したがつて電圧
制御発振器VCOが正規の周期よりも長い周期の
ビツトクロツク信号Pcを発生している状態にお
ける第８図示の位相比較回路PCにおけるＡ点に
は、前記のＤ型フリツプフロツプ４２のＱバー端
子に現われる第１１図のｄに示されるパルスと、
Ｄ型フリツプフロツプ４１のＱ端子に現われる第
１１図のｃに示されている常に同一の信号レベル
の信号とが抵抗２１，２２からなるアナログ加算
回路によつて加算された第１１図のｅに示される
パルスがＡ点に現われる。

そして、前記した第１１図のｅに示されるパル
スは、雑音低減回路２９を介して演算増幅器３０
の反転入力端子に供給される。また、前記の演算
増幅器３０の非反転入力端子には、Ｄ型フリツプ
フロツプ４０のＱ端子の出力とＱバー端子出力と
が抵抗２５，２６よりなるアナログ加算回路によ
つて加算された電圧（論理回路におけるハイレベ
ルの電圧とローレベルの電圧とがアナログ的に加
算された電圧）が与えられているから、演算増幅
器３０は前記した非反転入力端子に与えられた電
圧を閾値として、反転入力端子に供給された電圧
を積分して誤差信号を発生し、それを出力端子１
３を介して電圧制御発振器VCOに与える。電圧
制御発振器VCOでは前記した誤差信号によつて
それの発振周波数が高くなるように自動制御さ
れ、電圧制御発振器VCOで発生されるビツトク
ロツク信号を正規の周期にもどす。

既述したように、フエーズ・ロツクド・ループ
PLLの電圧制御発振器VCOで発生されたビツト
クロツク信号Pcの周期が正規の場合には、誤差
信号発生回路（第５図中の誤差信号発生回路
ESG、第６図中の第１、第２の誤差信号発生回
路ESG１，ESG２）の出力信号は周波数誤差信
号とはならず、この場合には前記の周波数比較回
路FCCから位相比較回路PCの入力端子１２に供
給された信号によつても位相比較回路PCの誤差
信号が変化されることはない。

次に、フエーズ・ロツクド・ループPLLの電
圧制御発振器VCOで発生されたビツトクロツク
信号Pcの周期が正規の場合に比べて短くなつた
場合には、前記した誤差信号発生回路の出力信号
は論理回路におけるハイレベルの信号となされ
て、それが周波数誤差信号として位相比較回路
PCの入力端子１２に供給されることにより、位
相比較回路PCにおけるＢ点の電圧は論理回路に
おけるハイレベルに保持されるために、位相比較
回路PCの誤差信号が変化され、位相比較回路PC
から電圧制御発振器VCOに対してそれの発振周
波数を急速に低下させるような制御信号が与えら
れることにより電圧制御発振器VCOの発振周波
数が急速に低下されて、ビツトクロツク信号の周
期が正規の値になされるのである。

前記とは逆に、フエーズ・ロツクド・ループ
PLLの電圧制御発振器VCOで発生されたビツト
クロツク信号Pcの周期が正規の場合に比べて長
くなつた場合には、前記した誤差信号発生回路
ESGの入力端子５，６に対して与えられる信号
は、共にローレベルの状態の信号となる。

したがつて、フエーズ・ロツクド・ループ
PLLの電圧制御発振器VCOで発生されたビツト
クロツク信号Pcの周期が正規の場合に比べて長
くなつた場合には、前記した誤差信号発生回路に
おける出力信号は論理回路におけるローレベルの
信号となされて、それが周波数誤差信号として位
相比較回路PCの入力端子１２に供給されること
により、位相比較回路PCにおけるＢ点の電圧は
論理回路におけるローレベルに保持されるため
に、位相比較回路PCの誤差信号が変化され、位
相比較回路PCから電圧制御発振器VCOに対して
それの発振周波数を急速に上昇させるような制御
信号が与えられることにより電圧制御発振器
VCOの発振周波数が急速に上昇されて、ビツト
クロツク信号の周期が正規の値になされるのであ
る。

（効果） 以上、詳細に説明したところから明らかなよう
に、本発明のデジタル信号復調装置は、ビツトク
ロツク信号の位相情報を間欠的に含んでいる信号
で構成される如き変調方式に従つて変調されてい
るデジタル信号を被復調信号とし、その被復調信
号における波形の立上りと立下りとの何れか一方
の時間位置、もしくは双方の時間位置から、前記
したビツトクロツク信号の周期よりも短い予め定
められたパルス巾を有する検出窓パルスを発生さ
せる手段と、前記の検出窓パルスを位相比較回路
と電圧制御発振器とを含んで構成されているフエ
ーズ・ロツクド・ループに比較波として与える手
段と、周期がＴ１の第１のパルスを発生する第１
のパルス源と、周期Ｔ２が前記した第１のパルス
源で発生される第１のパルスの周期Ｔ１に対し
て、Ｔ２＜Ｔ１の関係にある第２のパルスを発生
する第２のパルス源と、前記したフエーズ・ロツ
クド・ループ中の電圧制御発振器から得られるビ
ツトクロツク信号を計測用の基準のパルスとし
て、前記した第１のパルス源で発生された第１の
パルスの周期Ｔ１を計測する第１の計測手段と、
前記したフエーズ・ロツクド・ループ中の電圧制
御発振器から得られるビツトクロツク信号を計測
用の基準のパルスとして、前記した第２のパルス
源で発生された第２のパルスの周期Ｔ２を計測す
る第２の計測手段と、前記した第１のパルス源で
発生された第１のパルスの周期Ｔ１を前記した基
準のパルスでカウントしたときの計測値をＮ１と
したときに、計測値Ｎ１が電圧制御発振器におけ
る発振周波数の第１の許容を変化範囲と対応して
定められた最小値Ｎ１ｓ以下の場合に第１の信号
を発生させるとともに、前記の計測値Ｎ１が前記
した発振周波数の第１の許容の変化範囲と対応し
て定められた最大値Ｎ１ｌ以上の場合に第２の信
号を発生させる手段と、前記した第２のパルス源
で発生された第２のパルスの周期Ｔ２を前記した
基準のパルスでカウントしたときの計測値をＮ２
としたときに、電圧制御発振器の発振周波数につ
いて設定されている前記した第１の許容の変化範
囲における周波数変化率に比べて大きな周波数変
化率を有するように設定されている発振周波数の
第２の許容の変化範囲と対応して定められた最小
値Ｎ２ｓよりも前記した計測値Ｎ２が小さな場合
に第３の信号を発生させるとともに、前記の計測
値Ｎ２が電圧制御発振器における発振周波数の第
２の許容の変化範囲と対応して定められた最大値
Ｎ２ｌ以上の場合に第４の信号を発生させる手段
と、前記した第１の信号と第３の信号とによつて
第１の誤差信号を得る手段と、前記した第２の信
号と第４の信号とによつて第２の誤差信号を得る
手段と、前記した各誤差信号によつて前記したフ
エーズ・ロツクド・ループ中の位相比較回路の誤
差信号を制御する手段とからなるビツトクロツク
信号発生装置を備えてなるデジタル信号復調装
置、及びビツトクロツク信号の位相情報を間欠的
に含んでいる信号で構成される如き変調方式に従
つて変調されているデジタル信号を被復調信号と
し、その被復調信号における波形の立上りと立下
りとの何れか一方の時間位置、もしくは双方の時
間位置から、前記したビツトクロツク信号の周期
よりも短い予め定められたパルス巾を有する検出
窓パルスを発生させる手段と、前記の検出窓パル
スを位相比較回路と電圧制御発振器とを含んで構
成されているフエーズ・ロツクド・ループに比較
波として与える手段と、周期がＴ１の第１のパル
スを発生する第１のパルス源と、周期Ｔ２が前記
した第１のパルス源で発生される第１のパルスの
周期Ｔ１に対して、Ｔ２＜Ｔ１の関係にある第２
のパルスを発生する第２のパルス源と、前記した
フエーズ・ロツクド・ループ中の電圧制御発振器
から得られるビツトクロツク信号を計測用の基準
のパルスとして、前記した第１のパルス源で発生
された第１のパルスの周期Ｔ１を計測する第１の
計測手段と、前記したフエーズ・ロツクド・ルー
プ中の電圧制御発振器から得られるビツトクロツ
ク信号を計測用の基準のパルスとして、前記した
第２のパルス源で発生された第２のパルスの周期
Ｔ２を計測する第２の計測手段と、前記した第１
のパルス源で発生された第１のパルスの周期Ｔ１
を前記した基準のパルスでカウントしたときの計
測値をＮ１としたときに、計測値Ｎ１が電圧制御
発振器における発振周波数の第１の許容を変化範
囲と対応して定められた最小値Ｎ１ｓ以下の場合
に第１の信号を発生させるとともに、前記の計測
値Ｎ１が前記した発振周波数の第１の許容の変化
範囲と対応して定められた最大値Ｎ１ｌ以上の場
合に第２の信号を発生させる手段と、前記した第
２のパルス源で発生された第２のパルスの周期Ｔ
２を前記した基準のパルスでカウントしたときの
計測値をＮ２としたときに、電圧制御発振器の発
振周波数について設定された前記した第１の許容
の変化範囲における周波数変化率に比べて大きな
周波数変化率を有するように設定されている発振
周波数の第２の許容の変化範囲と対応して定めら
れた最小値Ｎ２ｓよりも前記した計測値Ｎ２が小
さな場合に第３の信号を発生させるとともに、前
記の計測値Ｎ２が電圧制御発振器における発振周
波数の第２の許容の変化範囲と対応して定められ
た最大値Ｎ２ｌ以上の場合に第４の信号を発生さ
せる手段と、前記した第１の信号と第３の信号と
によつて第１の誤差信号を得る手段と、前記した
第２の信号と第４の信号とによつて第２の誤差信
号を得る手段と、前記した各誤差信号によつて前
記したフエーズ・ロツクド・ループ中の位相比較
回路の誤差信号を制御する手段と、前記した第１
の信号と第２の信号との何れか一方の信号もしく
は双方の信号を選択的に無効にする手段とからな
るビツトクロツク信号発生装置を備えてなるデジ
タル信号復調装置であるから、この本発明のデジ
タル信号復調装置によれば、それの復調の対象に
している信号が比較的に長い無信号期間を有して
いるような状態で時間軸上で断続していて、無信
号期間中にフエーズ・ロツクド・ループのロツク
が外れた際にも、前記の無信号期間の経過後に再
び現われた信号によつてフエーズ・ロツクド・ル
ープが短時間の内に迅速にロツクした状態になさ
れるのであり、本発明のデジタル信号復調装置に
よれば、既述した従来のデジタル信号復調装置に
おける問題点が良好に解決されるのである。

【図面の簡単な説明】

第１図は本発明のデジタル信号復調装置の構成
原理及び動作原理を説明するためのブロツク図、
第２図は比較的に長い無信号期間を有しているよ
うな状態で時間軸上で断続している信号の一例
図、第３図は回転磁気ヘツド型磁気記録再生装置
の磁気ヘツド部分の平面図、第４図及び第７図な
らびに第９図乃至第１１図は説明用の波形図、第
５図及び第６図は本発明のデジタル信号復調装置
のそれぞれ異なる実施例のブロツク図、第８図及
び第１２図乃至第１６図は本発明のデジタル信号
復調装置の一部の構成部分のブロツク図である。 DWC……検出窓パルス発生回路、PLL……フ
エーズ・ロツクド・ループ、PC……位相比較回
路、VCO……電圧制御発振器、FCC……周波数
比較回路、FCCa……第１の周波数比較回路、
FCCb……第２の周波数比較回路、ESG……誤差
電圧発生回路、ESG１……第１の誤差電圧発生
回路、ESG２……第２の誤差電圧発生回路、
SSGa……第１のパルス源、SSGb……第２のパ
ルス源、SW１，SW２……第１、第２の切換ス
イツチ。

Claims (1)

1. 【特許請求の範囲】 １ ビツトクロツク信号の位相情報を間欠的に含
   んでいる信号で構成される如き変調方式に従つて
   変調されているデジタル信号を被復調信号とし、
   その被復調信号における波形の立上りと立下りと
   の何れか一方の時間位置、もしくは双方の時間位
   置から、前記したビツトクロツク信号の周期より
   も短い予め定められたパルス巾を有する検出窓パ
   ルスを発生させる手段と、前記の検出窓パルスを
   位相比較回路と電圧制御発振器とを含んで構成さ
   れているフエーズ・ロツクド・ループに比較波と
   して与える手段と、周期がＴ１の第１のパルスを
   発生する第１のパルス源と、周期Ｔ２が前記した
   第１のパルス源で発生される第１のパルスの周期
   Ｔ１に対して、Ｔ２＜Ｔの関係にある第２のパル
   スを発生する第２のパルス源と、前記したフエー
   ズ・ロツクド・ループ中の電圧制御発振器から得
   られるビツトクロツク信号を計測用の基準のパル
   スとして、前記した第１のパルス源で発生された
   第１のパルスの周期Ｔ１を計測する第１の計測手
   段と、前記したフエーズ・ロツクド・ループ中の
   電圧制御発振器から得られるビツトクロツク信号
   を計測用の基準のパルスとして、前記した第２の
   パルス源で発生された第２のパルスの周期Ｔ２を
   計測する第２の計測手段と、前記した第１のパル
   ス源で発生された第１のパルスの周期Ｔ１を前記
   した基準のパルスでカウントしたときの計測値を
   Ｎ１としたときに、計測値Ｎ１が電圧制御発振器
   における発振周波数の第１の許容を変化範囲と対
   応して定められた最小値Ｎ１ｓ以下の場合に第１
   の信号を発生させるとともに、前記の計測値Ｎ１
   が前記した発振周波数の第１の許容の変化範囲と
   対応して定められた最大値Ｎ１ｌ以上の場合に第
   ２の信号を発生させる手段と、前記した第２のパ
   ルス源で発生された第２のパルスの周期Ｔ２を前
   記した基準のパルスでカウントしたときの計測値
   をＮ２としたときに、電圧制御発振器の発振周波
   数について設定されている前記した第１の許容の
   変化範囲における周波数変化率に比べて大きな周
   波数変化率を有するように設定されている発振周
   波数の第２の許容の変化範囲と対応して定められ
   た最小値Ｎ２ｓよりも前記した計測値Ｎ２が小さ
   な場合に第３の信号を発生させるとともに、前記
   の計測値Ｎ２が電圧制御発振器における発振周波
   数の第２の許容の変化範囲と対応して定められた
   最大値Ｎ２ｌ以上の場合に第４の信号を発生させ
   る手段と、前記した第１の信号と第３の信号とに
   よつて第１の誤差信号を得る手段と、前記した第
   ２の信号と第４の信号とによつて第２の誤差信号
   を得る手段と、前記した各誤差信号によつて前記
   したフエーズ・ロツクド・ループ中の位相比較回
   路の誤差信号を制御する手段とからなるビツトク
   ロツク信号発生装置を備えてなるデジタル信号復
   調装置。 ２ ビツトクロツク信号の位相情報を間欠的に含
   んでいる信号で構成される如き変調方式に従つて
   変調されているデジタル信号を被復調信号とし、
   その被復調信号における波形の立上りと立下りと
   の何れか一方の時間位置、もしくは双方の時間位
   置から、前記したビツトクロツク信号の周期より
   も短い予め定められたパルス巾を有する検出窓パ
   ルスを発生させる手段と、前記の検出窓パルスを
   位相比較回路と電圧制御発振器とを含んで構成さ
   れているフエーズ・ロツクド・ループに比較波と
   して与える手段と、周期がＴ１の第１のパルスを
   発生する第１のパルス源と、周期Ｔ２が前記した
   第１のパルス源で発生される第１のパルスの周期
   Ｔ１に対して、Ｔ２＜Ｔ１の関係にある第２のパ
   ルスを発生する第２のパルス源と、前記したフエ
   ーズ・ロツクド・ループ中の電圧制御発振器から
   得られるビツトクロツク信号を計測用の基準のパ
   ルスとして、前記した第１のパルス源で発生され
   た第１のパルスの周期Ｔ１を計測する第１の計測
   手段と、前記したフエーズ・ロツクド・ループ中
   の電圧制御発振器から得られるビツトクロツク信
   号を計測用の基準のパルスとして、前記した第２
   のパルス源で発生された第２のパルスの周期Ｔ２
   を計測する第２の計測手段と、前記した第１のパ
   ルス源で発生された第１のパルスの周期Ｔ１を前
   記した基準のパルスでカウントしたときの計測値
   をＮ１としたときに、計測値Ｎ１が電圧制御発振
   器における発振周波数の第１の許容の変化範囲と
   対応して定められた最小値Ｎ１ｓ以下の場合に第
   １の信号を発生させるとともに、前記の計測値Ｎ
   １が前記した発振周波数の第１の許容の変化範囲
   と対応して定められた最大値Ｎ１ｌ以上の場合に
   第２の信号を発生させる手段と、前記した第２の
   パルス源で発生された第２のパルスの周期Ｔ２を
   前記した基準のパルスでカウントしたときの計測
   値をＮ２としたときに、電圧制御発振器の発振周
   波数について設定された前記した第１の許容の変
   化範囲における周波数変化率に比べて大きな周波
   数変化率を有するように設定されている発振周波
   数の第２の許容の変化範囲と対応して定められた
   最小値Ｎ２ｓよりも前記した計測値Ｎ２が小さな
   場合に第３の信号を発生させるとともに、前記の
   計測値Ｎ２が電圧制御発振器における発振周波数
   の第２の許容の変化範囲と対応して定められた最
   大値Ｎ２ｌ以上の場合に第４の信号を発生させる
   手段と、前記した第１の信号と第３の信号とによ
   つて第１の誤差信号を得る手段と、前記した第２
   の信号と第４の信号とによつて第２の誤差信号を
   得る手段と、前記した各誤差信号によつて前記し
   たフエーズ・ロツクド・ループ中の位相比較回路
   の誤差信号を制御する手段と、前記した第１の信
   号と第２の信号との何れか一方の信号もしくは双
   方の信号を選択的に無効にする手段とからなるビ
   ツトクロツク信号発生装置を備えてなるデジタル
   信号復調装置。