JPH0258265A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0258265A JPH0258265A JP63209918A JP20991888A JPH0258265A JP H0258265 A JPH0258265 A JP H0258265A JP 63209918 A JP63209918 A JP 63209918A JP 20991888 A JP20991888 A JP 20991888A JP H0258265 A JPH0258265 A JP H0258265A
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- JP
- Japan
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- region
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- Pending
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置に関し、特にプログラム可能
な読み出し専用記憶素子を有する半導体記憶装置に関す
る。
な読み出し専用記憶素子を有する半導体記憶装置に関す
る。
プログラム可能な読み出し専用記憶素子（以下ＦＲＯＭ
と記す）は、その用途からみて、特に記憶容量の高密度
化と確実なプログラムが望まれている。
と記す）は、その用途からみて、特に記憶容量の高密度
化と確実なプログラムが望まれている。
第４図は、従来の半導体記憶装置を説明するための半導
体チップの断面図である。Ｐ型シリコン基板１にＮ＋型
埋込層２を形成し、Ｎ＋型埋込層２を含む表面にＮ型エ
ピタキシャル層３を形成する。次に、Ｎ型エピタキシャ
ル層３を選択的に酸化してＮ＋型埋込層２に達する酸化
シリコン膜４を設け、素子形成領域を区画する。次に、
前記素子形成領域内にＰ＋型ベース領域６を設け、Ｐ＋
型ベース領域６の上に設けた開孔部を含む表面に多結晶
シリコン層８を設け、多結晶シリコン層８を通してＰ＋
型ベース領域６内にＮ型不純物を導入しＮ＋型エミッタ
領域７を設ける。次に多結晶シリコン層８の上にアルミ
ニウム層９を堆積し、アルミニウム層９及び多結晶シリ
コン層８を選択的に順次エツチングしてエミッタ電極を
形成する。
体チップの断面図である。Ｐ型シリコン基板１にＮ＋型
埋込層２を形成し、Ｎ＋型埋込層２を含む表面にＮ型エ
ピタキシャル層３を形成する。次に、Ｎ型エピタキシャ
ル層３を選択的に酸化してＮ＋型埋込層２に達する酸化
シリコン膜４を設け、素子形成領域を区画する。次に、
前記素子形成領域内にＰ＋型ベース領域６を設け、Ｐ＋
型ベース領域６の上に設けた開孔部を含む表面に多結晶
シリコン層８を設け、多結晶シリコン層８を通してＰ＋
型ベース領域６内にＮ型不純物を導入しＮ＋型エミッタ
領域７を設ける。次に多結晶シリコン層８の上にアルミ
ニウム層９を堆積し、アルミニウム層９及び多結晶シリ
コン層８を選択的に順次エツチングしてエミッタ電極を
形成する。
情報の書込みを行なう場合は、エミッタ・ベース接合及
びベース・コレクタ接合に過電流を流し、逆方向バイア
スされたエミッタ・ベース接合のみを破壊することによ
り、書込みを行なうが、前記書込みにより生じたアロイ
スパイク１０がエミッタ・ベース接合のみならず、ベー
ス・コレクタ接合まで破壊してしまうことがある。
びベース・コレクタ接合に過電流を流し、逆方向バイア
スされたエミッタ・ベース接合のみを破壊することによ
り、書込みを行なうが、前記書込みにより生じたアロイ
スパイク１０がエミッタ・ベース接合のみならず、ベー
ス・コレクタ接合まで破壊してしまうことがある。
ト述した従来の半導体記憶装置は、エピタキシャル層の
膜厚を薄くし、全体として接合を浅くして素子間の間隔
を狭くし、高集積化を計っていた。そのため、素子全体
の耐圧が小さく、書込電流の漏れを防ぐためにメモリセ
ルの抵抗成分を小さくして、電圧降下分を抑える必要が
あった。この電圧降下分を抑えるためメモリセルのベー
ス領域の不純！ＩＪ７Ｊ濃度を高め、最小限必要な耐圧
を得るようにベース・コレクタ接合の深さをコントロー
ルしていた。例えば、ベース領域のホウ素の不純物は濃
度は、約１０１９ｃＩｏ−３、ベース・コレクタ接合の
深さは０．６μｍ程度である。そのため、書込時に、発
生する書込スパイクが、ベース・エミッタ接合のみなら
ずコレクタ・ベース接合の耐圧をも破壊して、コレクタ
・ベース接合の耐圧を低下させてしまうため、他の素子
の書込み時に、書込み電流の漏れが起こり、書込みが不
可能となったり、書込み不足になり半導体記憶装置の書
込みの歩留りを悪化させ品質を悪くするという欠点があ
った。
膜厚を薄くし、全体として接合を浅くして素子間の間隔
を狭くし、高集積化を計っていた。そのため、素子全体
の耐圧が小さく、書込電流の漏れを防ぐためにメモリセ
ルの抵抗成分を小さくして、電圧降下分を抑える必要が
あった。この電圧降下分を抑えるためメモリセルのベー
ス領域の不純！ＩＪ７Ｊ濃度を高め、最小限必要な耐圧
を得るようにベース・コレクタ接合の深さをコントロー
ルしていた。例えば、ベース領域のホウ素の不純物は濃
度は、約１０１９ｃＩｏ−３、ベース・コレクタ接合の
深さは０．６μｍ程度である。そのため、書込時に、発
生する書込スパイクが、ベース・エミッタ接合のみなら
ずコレクタ・ベース接合の耐圧をも破壊して、コレクタ
・ベース接合の耐圧を低下させてしまうため、他の素子
の書込み時に、書込み電流の漏れが起こり、書込みが不
可能となったり、書込み不足になり半導体記憶装置の書
込みの歩留りを悪化させ品質を悪くするという欠点があ
った。
本発明の半導体記録装置は、−導電型半導体基板上に設
けた逆導電型のコレクタ領域と、前記コレクタ領域内に
深く設けた一導電型の低濃度ベース領域と、前記低濃度
ベース領域内に浅く設けた一導電型の高濃度ベース領域
と、前記高濃度ベース領域内に設けた逆導電型のエミッ
タ領域とを有する。
けた逆導電型のコレクタ領域と、前記コレクタ領域内に
深く設けた一導電型の低濃度ベース領域と、前記低濃度
ベース領域内に浅く設けた一導電型の高濃度ベース領域
と、前記高濃度ベース領域内に設けた逆導電型のエミッ
タ領域とを有する。
次に、本発明の実施例について図面を参照して説明する
９ 第１図は本発明の第１の実施例を説明するための半導体
チップの断面図である。
９ 第１図は本発明の第１の実施例を説明するための半導体
チップの断面図である。
第１図に示すように、Ｐ型シリンコン基板１の主面にコ
レクタ領域用のＮ＋型埋込層２を設け、Ｎ＋型埋込層２
を含む表面にＮ型エピタキシセルＰ！３を設ける。次に
、Ｎ型エピタキシャル層３をｊπ択的に酸化してＮ＋型
埋込層２に達する酸化シリコンＭ４を設け、素子形成領
域を区画する。°次に、前記素子形成領域にＰ型の低濃
度不純物を深く導入してＰ−型ベース領域５を設け、更
に、Ｐ型の高濃度不純物を浅く導入してＰ＋型ベース領
域６を設ける。次に、Ｐ＋型ベース領域６の上に設けた
開孔部を含む表面に多結晶シリコン層８を設け、多結晶
シリコン層８を通してＰ＋型ベース領域６内にＮ型不純
物を導入してＮ型エミッタ領域７を設ける０次に、多結
晶シリコン層８の上にアルミニウム層９を堆積し、アル
ミニウム層９及び多結晶シリコン層８を選択的に順次エ
ツチングしてエミッタ電極を形成する。
レクタ領域用のＮ＋型埋込層２を設け、Ｎ＋型埋込層２
を含む表面にＮ型エピタキシセルＰ！３を設ける。次に
、Ｎ型エピタキシャル層３をｊπ択的に酸化してＮ＋型
埋込層２に達する酸化シリコンＭ４を設け、素子形成領
域を区画する。°次に、前記素子形成領域にＰ型の低濃
度不純物を深く導入してＰ−型ベース領域５を設け、更
に、Ｐ型の高濃度不純物を浅く導入してＰ＋型ベース領
域６を設ける。次に、Ｐ＋型ベース領域６の上に設けた
開孔部を含む表面に多結晶シリコン層８を設け、多結晶
シリコン層８を通してＰ＋型ベース領域６内にＮ型不純
物を導入してＮ型エミッタ領域７を設ける０次に、多結
晶シリコン層８の上にアルミニウム層９を堆積し、アル
ミニウム層９及び多結晶シリコン層８を選択的に順次エ
ツチングしてエミッタ電極を形成する。
このような構造では、コレクタ・ベース接合を深く形成
できるため、書込時に形成されるアロイスパイクがコレ
クタ・ベース接合にまで達することがなくコレクタ・ベ
ース接合の耐圧の劣化を防止できる。
できるため、書込時に形成されるアロイスパイクがコレ
クタ・ベース接合にまで達することがなくコレクタ・ベ
ース接合の耐圧の劣化を防止できる。
また、高濃度不純物の浅いＰ＋型ベース領域６を設けて
いるため、メモリセルの抵抗成分も、小さく、素子全体
の耐圧を小さく保つことができる。
いるため、メモリセルの抵抗成分も、小さく、素子全体
の耐圧を小さく保つことができる。
また、低濃度不純物の深いＰ−型ベース領域５は、それ
自身が書込み電流の漏れの源になちない程度の耐圧に不
純物濃度を抑えることが望ましい０例えば、第２図に示
すようなベース不純物濃度のプロファイルから、低濃度
不純物のベース・コレクタ接合の深さを１．３ノ１ｍ（
従来は、０．６μｍ）不純物濃度を１０】６〜１０１７
ｃＩ１１−３（不純物はホウ素）にすると、エピタキシ
ャル層の膜厚が２．０μｒｎのとき、コレクタ・ベース
接合耐圧は、２０Ｖ程度になる。これは、よく知られて
いるように、コレクタ・ベース接合間に逆電圧を加える
と空乏層が不純物濃度の薄い側（ベース側）によく伸び
、電界強度が大きくなりにくいためである。
自身が書込み電流の漏れの源になちない程度の耐圧に不
純物濃度を抑えることが望ましい０例えば、第２図に示
すようなベース不純物濃度のプロファイルから、低濃度
不純物のベース・コレクタ接合の深さを１．３ノ１ｍ（
従来は、０．６μｍ）不純物濃度を１０】６〜１０１７
ｃＩ１１−３（不純物はホウ素）にすると、エピタキシ
ャル層の膜厚が２．０μｒｎのとき、コレクタ・ベース
接合耐圧は、２０Ｖ程度になる。これは、よく知られて
いるように、コレクタ・ベース接合間に逆電圧を加える
と空乏層が不純物濃度の薄い側（ベース側）によく伸び
、電界強度が大きくなりにくいためである。
このように、本発明のメモリセルのベース領域を深い低
濃度不純物領域と浅い高濃度不純物領域の２重構造にす
ることにより、書込み後のコレクタ・ベース接合を劣化
させることなく、従来同様にメモリセルの抵抗成分も小
さくできるため、高集積化が容易で、書込歩留り及び信
頼性を向上させることができる。また、本発明はセルフ
ァラインで、メモリセルのベースを２重に形成できるた
め製造工程を増やすこともない。
濃度不純物領域と浅い高濃度不純物領域の２重構造にす
ることにより、書込み後のコレクタ・ベース接合を劣化
させることなく、従来同様にメモリセルの抵抗成分も小
さくできるため、高集積化が容易で、書込歩留り及び信
頼性を向上させることができる。また、本発明はセルフ
ァラインで、メモリセルのベースを２重に形成できるた
め製造工程を増やすこともない。
第３図は、本発明の第２の実施例を説明するための半導
体チップの断面図である。この場合は、さらに高集積化
を計るために、エピタキシャル層の膜圧を薄くした場合
の例である。
体チップの断面図である。この場合は、さらに高集積化
を計るために、エピタキシャル層の膜圧を薄くした場合
の例である。
第３図に示すように、Ｎ型エピタキシャル層３内の全域
に低濃度のＰ型不純物を導入し、Ｎ＋型埋込層２に達す
るＰ−型ベース領域５を設けている以外は第１の実施例
と同じ構成からなり、このような構造にすると、エピタ
キシャル層が薄くても、メモリセルのコレクタ・ベース
接合を十分に深くできろため、害込み時にコレクタ・ベ
ース接合にアロイスパイクが達することなく、劣化のな
いコレクタ・ベース接合耐圧を得ることができる。この
ため、さらに高集積化することが容易になるという利点
がある。
に低濃度のＰ型不純物を導入し、Ｎ＋型埋込層２に達す
るＰ−型ベース領域５を設けている以外は第１の実施例
と同じ構成からなり、このような構造にすると、エピタ
キシャル層が薄くても、メモリセルのコレクタ・ベース
接合を十分に深くできろため、害込み時にコレクタ・ベ
ース接合にアロイスパイクが達することなく、劣化のな
いコレクタ・ベース接合耐圧を得ることができる。この
ため、さらに高集積化することが容易になるという利点
がある。
以上説明したように本発明は、接合破壊型メモリセルの
ベース領域を深い低濃度不純物領域と浅い高濃度不純物
領域で構成することにより、エピタキシャル層の膜厚を
薄くしても書込み後のコレクタ・ベース接合耐圧を劣化
させることがない。
ベース領域を深い低濃度不純物領域と浅い高濃度不純物
領域で構成することにより、エピタキシャル層の膜厚を
薄くしても書込み後のコレクタ・ベース接合耐圧を劣化
させることがない。
また、従来同様、メモリセルの抵抗成分も、小さいため
、素子全体の耐圧も、小さく保つことができる。そのた
め、高集積化が容易になり、書込歩留り及び信頼性を高
くすることができる半導体記憶装置を提供できる効果が
ある。
、素子全体の耐圧も、小さく保つことができる。そのた
め、高集積化が容易になり、書込歩留り及び信頼性を高
くすることができる半導体記憶装置を提供できる効果が
ある。
第１図は本発明の第１の実施例を説明するための半導体
チップの断面図、第２図は本発明のベース領域の不純物
濃度のプロファイルを示す図、第３図は本発明の第２の
実施例を説明するための半導体チップの断面図、第４図
は、従来の半導体記憶装置を説明するための半導体チッ
プの断面図である。 ｌ・・Ｐ型シリコン基板、２・・・Ｎ゛型埋込層、３・
・・Ｎ型エピタキシャル層、４・・・酸化シリコン膜、
５・・・Ｐ−型ベース領域、６・・・Ｐ＋型ベース領域
、７・・・Ｎ型エミッタ領域、８・・・多結晶シリコン
層、９・・・アルミニウム層、１０・・・アロイスパイ
ク。 晃 １ 図
チップの断面図、第２図は本発明のベース領域の不純物
濃度のプロファイルを示す図、第３図は本発明の第２の
実施例を説明するための半導体チップの断面図、第４図
は、従来の半導体記憶装置を説明するための半導体チッ
プの断面図である。 ｌ・・Ｐ型シリコン基板、２・・・Ｎ゛型埋込層、３・
・・Ｎ型エピタキシャル層、４・・・酸化シリコン膜、
５・・・Ｐ−型ベース領域、６・・・Ｐ＋型ベース領域
、７・・・Ｎ型エミッタ領域、８・・・多結晶シリコン
層、９・・・アルミニウム層、１０・・・アロイスパイ
ク。 晃 １ 図
Claims (1)
- 一導電型半導体基板上に設けた逆導電型のコレクタ領域
と、前記コレクタ領域内に深く設けた一導電型の低濃度
ベース領域と、前記低濃度ベース領域内に浅く設けた一
導電型の高濃度ベース領域と、前記高濃度ベース領域内
に設けた逆導電型のエミッタ領域とを有することを特徴
とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63209918A JPH0258265A (ja) | 1988-08-23 | 1988-08-23 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63209918A JPH0258265A (ja) | 1988-08-23 | 1988-08-23 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0258265A true JPH0258265A (ja) | 1990-02-27 |
Family
ID=16580819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63209918A Pending JPH0258265A (ja) | 1988-08-23 | 1988-08-23 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0258265A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104205336A (zh) * | 2012-03-23 | 2014-12-10 | 德克萨斯仪器股份有限公司 | 具有浅层向外扩散p+发射极区的锗化硅异质结双极晶体管 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5626465A (en) * | 1979-08-13 | 1981-03-14 | Hitachi Ltd | Semiconductor memory and the manufacturing process thereof |
-
1988
- 1988-08-23 JP JP63209918A patent/JPH0258265A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5626465A (en) * | 1979-08-13 | 1981-03-14 | Hitachi Ltd | Semiconductor memory and the manufacturing process thereof |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104205336A (zh) * | 2012-03-23 | 2014-12-10 | 德克萨斯仪器股份有限公司 | 具有浅层向外扩散p+发射极区的锗化硅异质结双极晶体管 |
| CN104205336B (zh) * | 2012-03-23 | 2018-01-26 | 德克萨斯仪器股份有限公司 | 具有浅层向外扩散p+发射极区的锗化硅异质结双极晶体管 |
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