JPH0797604B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0797604B2 JPH0797604B2 JP1182005A JP18200589A JPH0797604B2 JP H0797604 B2 JPH0797604 B2 JP H0797604B2 JP 1182005 A JP1182005 A JP 1182005A JP 18200589 A JP18200589 A JP 18200589A JP H0797604 B2 JPH0797604 B2 JP H0797604B2
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Links
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Landscapes
- Bipolar Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバイポーラトランジスタで構成したメモリセル
を有する半導体記憶装置に関し、特に読出し，書込み時
間の短縮と高集積化を図った半導体記憶装置に関する。
を有する半導体記憶装置に関し、特に読出し，書込み時
間の短縮と高集積化を図った半導体記憶装置に関する。
従来、PNP負荷型メモリセルは、第６図に示すようにNPN
トランジスタQ1と、PNPトランジスタQ2とで対を成して
一単位のセルが構成される。第７図（ａ）及び（ｂ）
は、第６図の破線で囲まれる領域の具体的な構成を示す
平面図とそのＣ−Ｃ線断面図である。図示のように、Ｐ
形シリコン基板１上にN+形埋込層２を形成し、さらにこ
の上にＮ形エピタキシャル層３を成長する。そして、こ
のＮ形エピタキシャル層３を半導体基体として選択的に
Ｐ形不純物を拡散してＰ形拡散層を形成し、このＰ形拡
散層を縦形NPNトランジスタQ1のベース領域６、及び横
形PNPトランジスタQ2のエミッタ領域５としている。
トランジスタQ1と、PNPトランジスタQ2とで対を成して
一単位のセルが構成される。第７図（ａ）及び（ｂ）
は、第６図の破線で囲まれる領域の具体的な構成を示す
平面図とそのＣ−Ｃ線断面図である。図示のように、Ｐ
形シリコン基板１上にN+形埋込層２を形成し、さらにこ
の上にＮ形エピタキシャル層３を成長する。そして、こ
のＮ形エピタキシャル層３を半導体基体として選択的に
Ｐ形不純物を拡散してＰ形拡散層を形成し、このＰ形拡
散層を縦形NPNトランジスタQ1のベース領域６、及び横
形PNPトランジスタQ2のエミッタ領域５としている。
更に、NPNトランジスタQ1のベース領域６にはＮ形エミ
ッタ領域７と、Ｐ形ベースコンタクト領域８を形成す
る。また、PNPトランジスタQ2のエミッタ領域５にはエ
ミッタコンタクト領域10を形成する。更に、前記Ｎ形エ
ピタキシャル層３の一部にN+形コレクタコンタクト領域
９を形成する。
ッタ領域７と、Ｐ形ベースコンタクト領域８を形成す
る。また、PNPトランジスタQ2のエミッタ領域５にはエ
ミッタコンタクト領域10を形成する。更に、前記Ｎ形エ
ピタキシャル層３の一部にN+形コレクタコンタクト領域
９を形成する。
このようなメモリセルにおいて、読出し，書込みを高速
で行うために、NPNトランジスタQ1のベース領域６とPNP
トランジスタQ2のエミッタ領域５とをN+形埋込層２近く
まで深く形成し、Ｎ形領域を少なくして電荷蓄積量を低
減している。
で行うために、NPNトランジスタQ1のベース領域６とPNP
トランジスタQ2のエミッタ領域５とをN+形埋込層２近く
まで深く形成し、Ｎ形領域を少なくして電荷蓄積量を低
減している。
また、反転書込み時にPNPトランジスタQ2の状態反転を
し易くするためには、PNPトランジスタQ2の電流増幅率h
FEを高電流時に小さくする必要がある。また、読出し時
についてもNPNトランジスタQ1のエミッタ電流を多くし
て読出し電流を多くするためには、PNPトランジスタQ2
のベース電流を多くする必要があり、このためには、PN
PトランジスタQ2のhFEが高電流時に小さいことが有効で
ある。
し易くするためには、PNPトランジスタQ2の電流増幅率h
FEを高電流時に小さくする必要がある。また、読出し時
についてもNPNトランジスタQ1のエミッタ電流を多くし
て読出し電流を多くするためには、PNPトランジスタQ2
のベース電流を多くする必要があり、このためには、PN
PトランジスタQ2のhFEが高電流時に小さいことが有効で
ある。
このため、従来では、エミッタ面積を大きくし、或いは
電極部をPNPエミッタ領域の端に配置することにより、
低電流時では幅WBで決まるPNPトランジスタのベース幅
を、高電流時には第８図に示すようにN+形埋込層２中へ
のまわり込みが生ずることによって、実効的なベース幅
が広がることを利用してhFEを低くする構成が取られて
いる。
電極部をPNPエミッタ領域の端に配置することにより、
低電流時では幅WBで決まるPNPトランジスタのベース幅
を、高電流時には第８図に示すようにN+形埋込層２中へ
のまわり込みが生ずることによって、実効的なベース幅
が広がることを利用してhFEを低くする構成が取られて
いる。
上述した従来のPNP負荷型メモリセルにおいて、読出
し，書込み電流を多く流すためには、PNPトランジスタ
のエミッタ面積を大きくする必要があり。しかしなが
ら、このエミッタ面積の増大に伴って容量が増加し、ま
たメモリセルの専有面積が大きくなり、高速化，高集積
化の妨げになるという問題がある。
し，書込み電流を多く流すためには、PNPトランジスタ
のエミッタ面積を大きくする必要があり。しかしなが
ら、このエミッタ面積の増大に伴って容量が増加し、ま
たメモリセルの専有面積が大きくなり、高速化，高集積
化の妨げになるという問題がある。
本発明は高速化，高集積化を実現する半導体記憶装置を
提供することの目的とする。
提供することの目的とする。
本発明の半導体記憶装置は、半導体層に形成した縦型バ
イポーラトランジスタと、この縦型バイポーラトランジ
スタのベース領域をコレクタ領域とした横型バイポーラ
トランジスタとでトランジスタ負荷型メモリセルを構成
し、かつ横型バイポーラトランジスタのエミッタ領域内
に、半導体層の下側に設けた埋込層よりも深く形成して
エミッタ領域の形状を規制する絶縁領域を選択的に形成
している。
イポーラトランジスタと、この縦型バイポーラトランジ
スタのベース領域をコレクタ領域とした横型バイポーラ
トランジスタとでトランジスタ負荷型メモリセルを構成
し、かつ横型バイポーラトランジスタのエミッタ領域内
に、半導体層の下側に設けた埋込層よりも深く形成して
エミッタ領域の形状を規制する絶縁領域を選択的に形成
している。
また、この絶縁領域は、素子領域を画成する素子間分離
絶縁膜の一部として構成している。
絶縁膜の一部として構成している。
この構成では、エミッタ領域内に設けた絶縁領域によっ
てバイポーラトランジスタの実効的なエミッタ領域を長
くでき、エミッタ領域の面積を大きくすることなく高電
流時における実効的なベース幅を広げ、hFEを低くす
る。
てバイポーラトランジスタの実効的なエミッタ領域を長
くでき、エミッタ領域の面積を大きくすることなく高電
流時における実効的なベース幅を広げ、hFEを低くす
る。
次に、本発明を図面を参照して説明する。
第１図は本発明の第１実施例のPNP負荷型メモリセルを
示しており、同図（ａ）は平面図、同図（ｂ）はそのＡ
−Ａ線に沿う断面図である。これらの図において、Ｐ形
シリコン基板１上にN+形埋込層２を形成し、かつこの上
にＮ形エピタキシャル層３を成長する。また、このＮ形
エピタキシャル層３を半導体基体とし、ここに素子分離
領域４を形成してメモリセル領域を画成した上で、Ｐ形
不純物を選択的に拡散してＰ形拡散層を形成し、その一
部を縦型NPNトランジスタQ1のベース領域６とし、他部
を横型PNPトランジスタQ2のエミッタ領域５として構成
している。
示しており、同図（ａ）は平面図、同図（ｂ）はそのＡ
−Ａ線に沿う断面図である。これらの図において、Ｐ形
シリコン基板１上にN+形埋込層２を形成し、かつこの上
にＮ形エピタキシャル層３を成長する。また、このＮ形
エピタキシャル層３を半導体基体とし、ここに素子分離
領域４を形成してメモリセル領域を画成した上で、Ｐ形
不純物を選択的に拡散してＰ形拡散層を形成し、その一
部を縦型NPNトランジスタQ1のベース領域６とし、他部
を横型PNPトランジスタQ2のエミッタ領域５として構成
している。
前記横型PNPトランジスタQ2のＰ形エミッタ領域５に
は、素子分離領域４に連続される２つの溝を平面方向に
交互配置している。そして、この溝は前記N+形埋込層２
より深く形成され、かつ絶縁材を埋設することでエミッ
タ形状規制領域4A,4Bを構成し、Ｐ形エミッタ領域５の
平面形状を異形状に形成している。
は、素子分離領域４に連続される２つの溝を平面方向に
交互配置している。そして、この溝は前記N+形埋込層２
より深く形成され、かつ絶縁材を埋設することでエミッ
タ形状規制領域4A,4Bを構成し、Ｐ形エミッタ領域５の
平面形状を異形状に形成している。
前記NPNトランジスタQ1のベース領域６にはＮ形エミッ
タ領域７と、Ｐ形ベースコンタクト領域８を形成する。
また、前記PNPトランジスタQ2のエミッタ領域５にはエ
ミッタコンタクト領域10を形成する。更に、前記Ｎ形エ
ピタキシャル層３の一部にN+形コレクタコンタクト領域
９を形成する。そして、全面に絶縁膜11を形成し、コン
タクトホールを開設した上で、前記各領域に接続される
アルミニウム電極12を形成する。
タ領域７と、Ｐ形ベースコンタクト領域８を形成する。
また、前記PNPトランジスタQ2のエミッタ領域５にはエ
ミッタコンタクト領域10を形成する。更に、前記Ｎ形エ
ピタキシャル層３の一部にN+形コレクタコンタクト領域
９を形成する。そして、全面に絶縁膜11を形成し、コン
タクトホールを開設した上で、前記各領域に接続される
アルミニウム電極12を形成する。
この構成によれば、PNPトランジスタQ2では、Ｐ形エミ
ッタ領域５に交互配置した規制領域4A,4Bにより、Ｐ形
エミッタ領域５における電流経路は直線的でなくなり、
規制領域4A,4Bがない場合よりＰ形エミッタ領域５の電
気的な実効長は長くなる。これにより、高電流時の回り
込みによる電流経路も長くなって電流増幅率hFEは小さ
くなり、メモリセルの読出し，書込み時間の短縮が実現
できる。また、Ｐ形エミッタ領域５の長さを長くしなく
とも実効長が長くできるため、エミッタ領域の面積増大
を生じることはなく、高集積化が実現できる。
ッタ領域５に交互配置した規制領域4A,4Bにより、Ｐ形
エミッタ領域５における電流経路は直線的でなくなり、
規制領域4A,4Bがない場合よりＰ形エミッタ領域５の電
気的な実効長は長くなる。これにより、高電流時の回り
込みによる電流経路も長くなって電流増幅率hFEは小さ
くなり、メモリセルの読出し，書込み時間の短縮が実現
できる。また、Ｐ形エミッタ領域５の長さを長くしなく
とも実効長が長くできるため、エミッタ領域の面積増大
を生じることはなく、高集積化が実現できる。
次に、第１図に示したメモリセルの、主要部分の製造工
程を第２図を用いて説明する。
程を第２図を用いて説明する。
先ず、第２図（ａ）のように、Ｐ形シリコン基板１上の
所定領域にN+形埋込層２を形成し、更にこの上にＮ形エ
ピタキシャル層３を成長する。次に、第２図（ｂ）のよ
うに、素子分離領域４の一部として、PNPエミッタ領域
中に配置するようにN+形埋込層２よりも深く溝を形成す
る。そして、溝を多結晶シリコン又は誘電体で埋設し、
エミッタ形状規制領域4A（4B）を形成する。次いで、第
２図（ｃ）で示すように酸化膜13をマスクとして選択的
にＰ形不純物をイオン注入し、PNPトランジスタQ2のＰ
形エミッタ領域５とNPNトランジスタQ1のＰ形ベース領
域６を形成する。
所定領域にN+形埋込層２を形成し、更にこの上にＮ形エ
ピタキシャル層３を成長する。次に、第２図（ｂ）のよ
うに、素子分離領域４の一部として、PNPエミッタ領域
中に配置するようにN+形埋込層２よりも深く溝を形成す
る。そして、溝を多結晶シリコン又は誘電体で埋設し、
エミッタ形状規制領域4A（4B）を形成する。次いで、第
２図（ｃ）で示すように酸化膜13をマスクとして選択的
にＰ形不純物をイオン注入し、PNPトランジスタQ2のＰ
形エミッタ領域５とNPNトランジスタQ1のＰ形ベース領
域６を形成する。
その後、NPNトランジスタのエミッタ領域7,コレクタコ
ンタクト領域９、PNPトランジスタQ2のエミッタコンタ
クト領域10を形成し、絶縁膜11及びアルミニウム電極12
を形成することで第１図のメモリセルを製造する。
ンタクト領域９、PNPトランジスタQ2のエミッタコンタ
クト領域10を形成し、絶縁膜11及びアルミニウム電極12
を形成することで第１図のメモリセルを製造する。
第３図は第１実施例のPNP負荷型メモリセル内の横型PNP
トランジスタの電流増幅率をコレクタ電流に対してシミ
ュレーション計算した結果を示す図である。この結果、
第１実施例のメモリセルでは、低電流時での電流増幅率
の低下は若干小さいものの、高電流時では電流増幅率を
大幅に低下でき、高速動作に有効であることがわかる。
トランジスタの電流増幅率をコレクタ電流に対してシミ
ュレーション計算した結果を示す図である。この結果、
第１実施例のメモリセルでは、低電流時での電流増幅率
の低下は若干小さいものの、高電流時では電流増幅率を
大幅に低下でき、高速動作に有効であることがわかる。
次に本発明の第２実施例を図面を参照して説明する。
第４図は本発明の第２実施例のPNP負荷型メモリセルを
示し、同図（ａ）は平面図、同図（ｂ）はそのＢ−Ｂ線
に沿う断面図である。Ｐ形シリコン基板１、N+形埋込層
２、Ｎ形エピタキシャル層３、縦型NPNトランジスタQ1
のＰ形ベース領域６、横型PNPトランジスタQ2のＰ形エ
ミッタ領域５を有する点は第１実施例と同じである。
示し、同図（ａ）は平面図、同図（ｂ）はそのＢ−Ｂ線
に沿う断面図である。Ｐ形シリコン基板１、N+形埋込層
２、Ｎ形エピタキシャル層３、縦型NPNトランジスタQ1
のＰ形ベース領域６、横型PNPトランジスタQ2のＰ形エ
ミッタ領域５を有する点は第１実施例と同じである。
ここで、第１実施例と異なるのは、Ｐ形エミッタ領域５
中に素子分離領域４の一部として形成するエミッタ形状
規制領域4Cを渦状に配置している。また、エミッタ領域
５に対して略全面に多結晶シリコンからなる電極12Aを
形成している。
中に素子分離領域４の一部として形成するエミッタ形状
規制領域4Cを渦状に配置している。また、エミッタ領域
５に対して略全面に多結晶シリコンからなる電極12Aを
形成している。
この構成では、規制領域4CがN+形埋込層２より深く形成
されているため、Ｐ形エミッタ領域５中の電流経路は渦
状になり、実効的なPNPエミッタ領域は長くなる。これ
により、第１実施例と同様に高電流時の回り込みによ
り、電流増幅率hFEは小さくなり、読出し，書込み時間
の短縮に有効となる。また、多結晶シリコン電極12Aと
Ｐ形エミッタ領域５とのコンタクト面積を広くすること
により、目ずれによるコンタクト不良を少なくしてい
る。これにより実効的なエミッタの長さは若干短くなる
が、歩留りを向上することができる。
されているため、Ｐ形エミッタ領域５中の電流経路は渦
状になり、実効的なPNPエミッタ領域は長くなる。これ
により、第１実施例と同様に高電流時の回り込みによ
り、電流増幅率hFEは小さくなり、読出し，書込み時間
の短縮に有効となる。また、多結晶シリコン電極12Aと
Ｐ形エミッタ領域５とのコンタクト面積を広くすること
により、目ずれによるコンタクト不良を少なくしてい
る。これにより実効的なエミッタの長さは若干短くなる
が、歩留りを向上することができる。
次に、第２実施例のメモリセル主要部分の製造工程を第
５図を参照して説明する。
５図を参照して説明する。
先ず、第５図（ａ）のように、Ｐ形シリコン基板1,N+形
埋込層2,N形エピタキシャル層３からなる半導体基体
に、素子分離領域４の一部としてPNPエミッタ領域中に
配置するように溝を形成し、絶縁材等を埋設してエミッ
タ形状規制領域4Cを形成する。次に、NPNトランジスタQ
1のベース領域６をイオン注入によって形成後、二酸化
シリコン14を成長し、PNPエミッタ領域の形状にパター
ニングする。
埋込層2,N形エピタキシャル層３からなる半導体基体
に、素子分離領域４の一部としてPNPエミッタ領域中に
配置するように溝を形成し、絶縁材等を埋設してエミッ
タ形状規制領域4Cを形成する。次に、NPNトランジスタQ
1のベース領域６をイオン注入によって形成後、二酸化
シリコン14を成長し、PNPエミッタ領域の形状にパター
ニングする。
次いで、第５図（ｂ）のように、多結晶シリコン12A成
長後、その上からＰ形不純物をイオン注入し、エミッタ
領域7,コレクタ領域９を形成し、各部の電極をつけ、第
２実施例のメモリセルが製造される。
長後、その上からＰ形不純物をイオン注入し、エミッタ
領域7,コレクタ領域９を形成し、各部の電極をつけ、第
２実施例のメモリセルが製造される。
以上説明したように本発明は、縦型バイポーラトランジ
スタとともにメモリセルを構成する横型バイポーラトラ
ンジスタのエミッタ領域内に、素子間分離絶縁膜に繋が
る絶縁領域を選択的に形成しているので、エミッタ領域
の面積を大きくすることなく、バイポーラトランジスタ
の実効的なエミッタ領域を長くして高電流時における実
効的なベース幅を広げ、hFEを低くすることができる。
これにより、ベース電流を増加させて読出し，書込み電
流を大きくしてメモリ動作の高速化を図り、かつメモリ
セルの高集積化を図ることができる。
スタとともにメモリセルを構成する横型バイポーラトラ
ンジスタのエミッタ領域内に、素子間分離絶縁膜に繋が
る絶縁領域を選択的に形成しているので、エミッタ領域
の面積を大きくすることなく、バイポーラトランジスタ
の実効的なエミッタ領域を長くして高電流時における実
効的なベース幅を広げ、hFEを低くすることができる。
これにより、ベース電流を増加させて読出し，書込み電
流を大きくしてメモリ動作の高速化を図り、かつメモリ
セルの高集積化を図ることができる。
第１図は本発明の第１実施例を示し、同図（ａ）は平面
図、同図（ｂ）はそのＡ−Ａ線に沿う断面図、第２図
（ａ）乃至（ｃ）は第１実施例の主要部を製造する方法
を工程順に示す断面図、第３図は電流増幅率特性を示す
図、第４図は本発明の第２実施例を示し、同図（ａ）は
平面図、同図（ｂ）はそのＢ−Ｂ線に沿う断面図、第５
図（ａ）及び（ｂ）は第２実施例の主要部を製造する方
法を工程順に示す断面図、第６図はPNP負荷型メモリセ
ルの回路図、第７図は従来のメモリセルの構造を示し、
同図（ａ）は平面図、同図（ｂ）はそのＣ−Ｃ線に沿う
断面図、第８図は実効的なベース幅を説明するための一
部の断面図である。 １……Ｐ形シリコン基板、２……N+形埋込層、３……Ｎ
形エピタキシャル層、４……素子分離領域、4A,4B,4C…
…エミッタ形状規制領域、５……エミッタ領域、６……
ベース領域、７……エミッタ領域、８……ベースコンタ
クト、９……コレクタコンタクト、10……エミッタコン
タクト、11……絶縁膜、12……アルミニウム電極、12A
……多結晶シリコン電極、13,14……酸化膜。
図、同図（ｂ）はそのＡ−Ａ線に沿う断面図、第２図
（ａ）乃至（ｃ）は第１実施例の主要部を製造する方法
を工程順に示す断面図、第３図は電流増幅率特性を示す
図、第４図は本発明の第２実施例を示し、同図（ａ）は
平面図、同図（ｂ）はそのＢ−Ｂ線に沿う断面図、第５
図（ａ）及び（ｂ）は第２実施例の主要部を製造する方
法を工程順に示す断面図、第６図はPNP負荷型メモリセ
ルの回路図、第７図は従来のメモリセルの構造を示し、
同図（ａ）は平面図、同図（ｂ）はそのＣ−Ｃ線に沿う
断面図、第８図は実効的なベース幅を説明するための一
部の断面図である。 １……Ｐ形シリコン基板、２……N+形埋込層、３……Ｎ
形エピタキシャル層、４……素子分離領域、4A,4B,4C…
…エミッタ形状規制領域、５……エミッタ領域、６……
ベース領域、７……エミッタ領域、８……ベースコンタ
クト、９……コレクタコンタクト、10……エミッタコン
タクト、11……絶縁膜、12……アルミニウム電極、12A
……多結晶シリコン電極、13,14……酸化膜。
Claims (2)
- 【請求項１】半導体基板に形成した一導電型の埋込層の
上に同一導電型の半導体層を形成し、この半導体層に縦
型バイポーラトランジスタと、この縦型バイポーラトラ
ンジスタのベース領域をコレクタ領域とした横型バイポ
ーラトランジスタとを設けたトランジスタ負荷型メモリ
セルにおいて、前記横型バイポーラトランジスタのエミ
ッタ領域内に、前記埋込層よりも深く形成してエミッタ
領域の形状を規制する絶縁領域を選択的に形成したこと
を特徴とする半導体記憶装置。 - 【請求項２】前記エミッタ領域に形成した絶縁領域を、
素子領域を画成する素子間分離絶縁膜の一部で構成して
なる特許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1182005A JPH0797604B2 (ja) | 1989-07-14 | 1989-07-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1182005A JPH0797604B2 (ja) | 1989-07-14 | 1989-07-14 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0346362A JPH0346362A (ja) | 1991-02-27 |
| JPH0797604B2 true JPH0797604B2 (ja) | 1995-10-18 |
Family
ID=16110658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1182005A Expired - Lifetime JPH0797604B2 (ja) | 1989-07-14 | 1989-07-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797604B2 (ja) |
-
1989
- 1989-07-14 JP JP1182005A patent/JPH0797604B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0346362A (ja) | 1991-02-27 |
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