JPH0638478B2 - 半導体装置 - Google Patents

半導体装置

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JPH0638478B2
JPH0638478B2 JP59220410A JP22041084A JPH0638478B2 JP H0638478 B2 JPH0638478 B2 JP H0638478B2 JP 59220410 A JP59220410 A JP 59220410A JP 22041084 A JP22041084 A JP 22041084A JP H0638478 B2 JPH0638478 B2 JP H0638478B2
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semiconductor
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徹 中村
和郎 中里
得男 久礼
清治 池田
紀之 本間
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  • Bipolar Transistors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体装置に関し詳しくは耐α線や外部雑音
に対する耐性の大きな半導体装置に関する。
〔発明の背景〕
従来の半導体装置においては、たとえば特開昭56−1556
号に記載されているように、ｐ型基板にｎ型の埋込層を
設け、さらに、エピタキシヤル層を成長させて、この中
にトランジスタを形成していた。しかしながら、このよ
うにして形成されたトランジスタでは、外部よりα線が
侵入してｐ型基板内で電子正孔対が発生すると、電子が
埋込層、エピタキシヤル層内に吸い込まれ、電位変動が
おきるので、このトランジスタを用いたメモリセルでは
情報が破壊されやすいという問題があり解決が望まれて
いた。
〔発明の目的〕
本発明の目的は、上記従来の問題を解決し、外部雑音に
対する耐性が大きく、α線によるソフトエラー発生の恐
れが極めて少ない半導体装置を提供することにある。
〔発明の概要〕
上記目的を達成するため、本発明は第１導電型半導体基
板の表面領域内に形成された第２導電型埋込層と該埋込
層上に形成され、絶縁膜によって包囲された第２導電型
エピタキシヤル層の間に、上記絶縁膜によつて包囲され
た第１導電型半導体層を介在させる。これにより、活性
領域である上記第２導電型エピタキシヤル層への基板か
らの電子の侵入を防止するものである。
すなわち、従来は、セラミツクパツケージからのα線な
どにより第１導電型基板内に発生した電子は、活性領域
である第２導電型エピタキシヤル層内に入り、いわゆる
ソフトエラーが発生し、大きな問題となつていた。
しかし、本発明によれば、第２導電型エピタキシヤル層
と第２導電型埋込み層の間には、第１導電型半導体層が
介在し、しかも、上記エピタキシヤル層と上記半導体層
は、いずれも絶縁膜によつて包囲されているため、基板
からエピタキシヤル層への電子の流入は効果的に防止さ
れる。
その結果、活性領域である上記エピタキシヤル層内に各
種メモリデバイスを形成することにより、α線によるソ
フトエラーの発生する恐れがほとんどない、極めて信頼
性の高いデバイスが得られる。
〔発明の実施例〕
以下、実施例にもとづいて本発明を詳細に説明する。
まず、第２図に示したように、ｐ型Ｓｉ基板１の表面領
域の所望部分に周知の気相拡散技術を用いてＳｂを選択
的にドープして、ｎ型埋込層２を形成した。さらに、イ
オン注入技術によってＢを選択的にドープして、ｐ型半
導体層３を形成した。
周知の気相成長法によってエピタキシヤル層４を成長
し、このエピタキシヤル層４の上に、第３図に示すよう
に、二酸化シリコン膜５と窒化シリコン膜６を設けた。
次に、第４図に示すように周知の選択酸化法を用いて素
子間分離用の二酸化シリコン領域７を形成した。この
時、活性領域下のｐ型半導体層３の側面が、上記二酸化
シリコン膜７で囲まれているようにした。この後、ｐ型
ドープ８とｎ型ドープ層９を設け、基板表面から電位を
印加できるようにした。
この後、上記二酸化シリコン膜７で包囲されたエピタキ
シヤル層４（活性領域）内に、種々のデバイス、例え
ば、バイポーラトランジスタや、ＭＯＳトランジスタを
作成する。
第５図に、その一例を示す。同図は、上記エピタキシヤ
ル層４内に、ｐ型ドープ層１０、および、ｎ型ドープ層
１１を設けて形成されたラテラルＰＮＰ構造のバイポー
ラトランジスタの断面構造を示す。同図において記号１
２，１３，１４，１５および１６は、それぞれ周知の方
法によつて形成しＡｌからなる電極である。
また、第６図は他の実施例を示し、エピタキシヤル層４
の表面にシリサイド層１９（本実施例では、Ｐｔシリサ
イド）を設け、さらに電極（Ａｌ）１５，１６，１７，
１を形成して、シヨツトキーバリア・ダイオードを形成
した。
第１図は、上記半導体層の側壁から多結晶シリコンで電
極を取り出す構造のデバイスに本発明を適用した例を示
す。同図において、Ａｌ電極１５は、シヨツトキーバリ
アダイオードのアノードであり、Ａｌ電極１６は、カソ
ードである。また、ｐ型ドープ層３は、ｐ型半導体層２
２、およびホウ素をドープしたｐ型多結晶シリコン２１
を介して、Ａｌ電極１７に接続される。
実際の動作時には、このＡｌ電極１７とＡｌ電極１８の
間に逆バイアスを印加（電極１７には負、電極１８は
正）して、ｐ型半導体層３とｎ型埋込層２の間に空乏層
を設け、外部からのα線を防止する。この構造では、第
６図に示した実施例と比較して、活性領域を著しく小さ
くできるので、高集積化が可能であり、また、寄生容量
を小さくできるので、半導体装置の特性をさらに向上で
きる。
〔発明の効果〕
上記の実施例で説明したように、本発明を超高速バイポ
ーラトランジスタを用いた高集積メモリＬＳＩの製造に
適用した結果、外部雑音、および、α線によるソフトエ
ラーに強い半導体装置を実現できた。
本発明において、上記エピタキシヤル層と埋込み層の間
に介在する第２導電型半導体層の厚さと不純物濃度は半
導体デバイスの種類によつて異なることはいうまでもな
いが、たとえばそれぞれ約０．４μｍ以上、および約１
×１０17cm-3以上あれば好ましい効果を得ることができ
る。
すなわち、たとえば本発明によつて２Kbitバイポーラメ
モリを試作した結果、最大雑音電化量は４．８×１０
-13ｃ（従来の約1/5）となり、また、ＱMCが1/3.5倍、
Ｑnoiseが1/5倍となつた。
この結果、エラービツト数が１０-5／秒（従来１０-1／
秒）となり。従来のメモリセルよりも、耐α線強度が約
４桁向上するなど極めて顕著な効果が認められた。
【図面の簡単な説明】
第１図、第５図および第６図は、それぞれ本発明の異な
る実施例を示す断面図、第２図乃至第４図は本発明の半
導体装置の製造方法を説明するための工程図である。 １……ｐ型Ｓｉ基板、２……ｎ型埋込層、３，８，１
０，２２……ｐ型拡散層、４……ｎ型エピタキシヤル
層、５，７，２０……二酸化シリコン、６……窒化シリ
コン、９，１１……ｎ型拡散層、１２……エミツタ電
極、１３……コレクタ電極、１４……ベース電極、１
５，１６，１７，１８……Ａｌ電極、１９……Ｐｔシリ
サイド層、２１……ｐ型多結晶シリコン。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 7514−4Ｍ Ｈ０１Ｌ 27/10 ３９１ (72)発明者 久礼 得男 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 池田 清治 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 本間 紀之 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】第１導電型を有する半導体基板の表面領域
    に形成された上記第１導電型とは逆の第２導電型を有す
    る埋込層と、当該埋込層上に重ねて形成され、かつ、絶
    縁膜によって包囲された、上記第１導電型を有する半導
    体層および上記第２導電型を有するエピタキシャル層を
    具備し、当該エピタキシャル層内にはデバイスが形成さ
    れていることを特徴とする半導体装置。
  2. 【請求項２】上記デバイスはメモリーデバイスであるこ
    とを特徴とする特許請求の範囲第１項記載の半導体装
    置。
  3. 【請求項３】上記デバイスはトランジスタおよびダイオ
    ードからなる群から選択されることを特徴とする特許請
    求の範囲第１項記載の半導体装置。
  4. 【請求項４】上記半導体層と上記埋込層の間に、逆バイ
    アス電圧を印加する手段を具備していることを特徴とす
    る特許請求の範囲第１項記載の半導体装置。
  5. 【請求項５】上記第１導電型および第２導電型は、それ
    ぞれｐ型およびｎ型であることを特徴とする特許請求の
    範囲第１項乃至第４項のいずれかに記載の半導体装置。
JP59220410A 1984-10-22 1984-10-22 半導体装置 Expired - Lifetime JPH0638478B2 (ja)

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JP59220410A JPH0638478B2 (ja) 1984-10-22 1984-10-22 半導体装置
EP85112753A EP0182067B1 (en) 1984-10-22 1985-10-08 Semiconductor device having increased immunity against alpha-particles and external noise
DE8585112753T DE3585208D1 (de) 1984-10-22 1985-10-08 Halbleiteranordnung mit schutz gegen alpha-teilchen und externes rauschen.
US07/120,921 US4829361A (en) 1984-10-22 1987-11-16 Semiconductor device

Applications Claiming Priority (1)

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JPS6199373A JPS6199373A (ja) 1986-05-17
JPH0638478B2 true JPH0638478B2 (ja) 1994-05-18

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EP (1) EP0182067B1 (ja)
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US4829361A (en) 1989-05-09
EP0182067A2 (en) 1986-05-28
EP0182067B1 (en) 1992-01-15
EP0182067A3 (en) 1987-08-12
JPS6199373A (ja) 1986-05-17
DE3585208D1 (de) 1992-02-27

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