JPH0258366A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0258366A JPH0258366A JP63208330A JP20833088A JPH0258366A JP H0258366 A JPH0258366 A JP H0258366A JP 63208330 A JP63208330 A JP 63208330A JP 20833088 A JP20833088 A JP 20833088A JP H0258366 A JPH0258366 A JP H0258366A
- Authority
- JP
- Japan
- Prior art keywords
- memory device
- semiconductor memory
- trench
- layer electrode
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体記憶装置に適用して特に有効な技術に
関するもので、例えば、容量素子とＭＩＳＦＥＴとの直
列回路からなるメモリセルを備えた半導体記憶装置に利
用して有効な技術に関するものである。
関するもので、例えば、容量素子とＭＩＳＦＥＴとの直
列回路からなるメモリセルを備えた半導体記憶装置に利
用して有効な技術に関するものである。
［従来の技ｌ］
半導体記憶装置におけるメモリセル部にＰチャネルＭＯ
５ＦＥＴを用いた場合には、Ｐ型不純物として拡散層形
成に用いられるボロン（Ｂ）の拡散係数が大きいため、
その横方向の拡がりが大きくなり、そのためアイソレー
ション部の幅を広くとる必要があることからセル面精が
小さく構成できない、また、ボロンの表面濃度を上げる
ことができないため、ゲート絶縁膜を薄膜化したときに
ｕ Ｈｕ書込み時の表面空乏化が大きくなりやすいとい
う問題がある。
５ＦＥＴを用いた場合には、Ｐ型不純物として拡散層形
成に用いられるボロン（Ｂ）の拡散係数が大きいため、
その横方向の拡がりが大きくなり、そのためアイソレー
ション部の幅を広くとる必要があることからセル面精が
小さく構成できない、また、ボロンの表面濃度を上げる
ことができないため、ゲート絶縁膜を薄膜化したときに
ｕ Ｈｕ書込み時の表面空乏化が大きくなりやすいとい
う問題がある。
そこで、現在では、半導体記憶装置におけるメモリセル
部にＮチャネルＭＯ３ＦＥＴを用いることが行われてい
る。
部にＮチャネルＭＯ３ＦＥＴを用いることが行われてい
る。
また、メモリセル部にＮチャネルＭＯ５ＦＥＴを用い、
さらにアイソレーションとしてトレンチを用いた半導体
記憶１首も考えられている。このトレンチアイソレーシ
ョンを用いた半導体記憶装置については１例えば、アイ
・イー・デイ−・エム、１９８４年第２４４頁〜第２４
５頁（ＩＤＥＭ １９８４ ｐ２４４〜２４５）に
おいて論じられている。
さらにアイソレーションとしてトレンチを用いた半導体
記憶１首も考えられている。このトレンチアイソレーシ
ョンを用いた半導体記憶装置については１例えば、アイ
・イー・デイ−・エム、１９８４年第２４４頁〜第２４
５頁（ＩＤＥＭ １９８４ ｐ２４４〜２４５）に
おいて論じられている。
［発明が解決しようとする課！］
しかし、メモリセル部にＮチャネルＭＯ８ＦＥＴを用い
た半導体記憶装置では、ＰチャネルＭＯ８ＦＥＴを用い
たものに比べてソフトエラーが起こりやすいという問題
がある。また、メモリセル部にＮチャネルＭＯ８ＦＥＴ
を用いた半導体記憶装置では、チャネルストッパとして
高濃度のＰ型半導体領域を形成しなければならないが、
上述のようにＰ型不純物元素はその横方向板がりが大き
いため、その湧きだしによって狭チャネル効果が発生し
やすくなるという問題がある。
た半導体記憶装置では、ＰチャネルＭＯ８ＦＥＴを用い
たものに比べてソフトエラーが起こりやすいという問題
がある。また、メモリセル部にＮチャネルＭＯ８ＦＥＴ
を用いた半導体記憶装置では、チャネルストッパとして
高濃度のＰ型半導体領域を形成しなければならないが、
上述のようにＰ型不純物元素はその横方向板がりが大き
いため、その湧きだしによって狭チャネル効果が発生し
やすくなるという問題がある。
このような問題は半導体集積回路が微細化・小型化に伴
い重大性を帯びてくる。
い重大性を帯びてくる。
本発明は、かかる点に鑑みなされたもので、ソフトエラ
ーの発生が防止でき、しかも微細化・高集積化に適した
構造を持つ半導体記憶装置を提供することを目的として
いる。
ーの発生が防止でき、しかも微細化・高集積化に適した
構造を持つ半導体記憶装置を提供することを目的として
いる。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては１本明細書の記述および添附図面から明らかに
なるであろう。
ついては１本明細書の記述および添附図面から明らかに
なるであろう。
［課題を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
即ち、ＭＩＳＦＥＴと容量素子との直列回路からなる半
導体記憶装置において、上記Ｍ Ｉ Ｓ ｌ” ＥＴを
ＰチャネルＭ 丁５ＦＥＴから構成し、メモリセルのア
イソレーションを上記容量下ｆｆ１ｆｆｌ極よりも深い
トレンチによって行い、その１−レンチ内面に絶ａｎ々
を形成し、ざらに上記容量上層電極をＰ型不純物元素の
添加された多結晶シリコンによって構成したものである
。
導体記憶装置において、上記Ｍ Ｉ Ｓ ｌ” ＥＴを
ＰチャネルＭ 丁５ＦＥＴから構成し、メモリセルのア
イソレーションを上記容量下ｆｆ１ｆｆｌ極よりも深い
トレンチによって行い、その１−レンチ内面に絶ａｎ々
を形成し、ざらに上記容量上層電極をＰ型不純物元素の
添加された多結晶シリコンによって構成したものである
。
［作用コ
上記した手段によれば、Ｍ Ｉ Ｓ Ｆ ！’： Ｔが
ＰチャネルＭ Ｉ Ｓ ＦＥＴから構成されているので
、トレンチ内に絶縁膜（酸化膜）を形成する際、シリコ
ン基板と絶縁膜との界面に正の電荷が蓄積された場合で
あっても、その蓄積電荷はリーク電流を減少させる方向
に作用し、結果的にリーク電流が少なくなる。また、Ｍ
ｒＳＦＥＴがＰチャネルＭＩＳＦＥＴから構成されてい
るのでアルファ線に強い構造となる５その結果、特性劣
化はＮチャネルＭＩＳＦＥＴに比べて少なく、したがっ
て、信頼性の高い半導体記憶装置が実現できる。
ＰチャネルＭ Ｉ Ｓ ＦＥＴから構成されているので
、トレンチ内に絶縁膜（酸化膜）を形成する際、シリコ
ン基板と絶縁膜との界面に正の電荷が蓄積された場合で
あっても、その蓄積電荷はリーク電流を減少させる方向
に作用し、結果的にリーク電流が少なくなる。また、Ｍ
ｒＳＦＥＴがＰチャネルＭＩＳＦＥＴから構成されてい
るのでアルファ線に強い構造となる５その結果、特性劣
化はＮチャネルＭＩＳＦＥＴに比べて少なく、したがっ
て、信頼性の高い半導体記憶装置が実現できる。
また、下部電極よりも深いトレンチを形成し、そのトレ
ンチ内に絶縁膜を形成するようにしているので、トレン
チの下部に接する半導体領域にパイルアップ現象が生じ
て例えばリンの濃度の高い層が自動的に形成されるとい
う作用によって、チャネルストッパ用のイオン打込みを
行わずにアイソレーション特性を得ることができ、さら
にはチャネルストッパの湧きだしがないので、そのため
狭チャンネル効果が回避できることになる。
ンチ内に絶縁膜を形成するようにしているので、トレン
チの下部に接する半導体領域にパイルアップ現象が生じ
て例えばリンの濃度の高い層が自動的に形成されるとい
う作用によって、チャネルストッパ用のイオン打込みを
行わずにアイソレーション特性を得ることができ、さら
にはチャネルストッパの湧きだしがないので、そのため
狭チャンネル効果が回避できることになる。
さらに、Ｎ型シリコン基板内に下部電極よりも深いトレ
ンチを形成するようにしているので、Ｐ型不純物層の横
方向の拡がりがトレンチによって抑制されるという作用
によって、メモリセル部ひいては半導体記憶装置の微細
化・高集積化に資することになる。
ンチを形成するようにしているので、Ｐ型不純物層の横
方向の拡がりがトレンチによって抑制されるという作用
によって、メモリセル部ひいては半導体記憶装置の微細
化・高集積化に資することになる。
また、Ｐ型多結晶シリコンによって容量上層電極を構成
しているので、仕事関数差に伴う表面の空乏化の低減が
図れるという作用によって、蓄積容量の減少を防止でき
ることになる。
しているので、仕事関数差に伴う表面の空乏化の低減が
図れるという作用によって、蓄積容量の減少を防止でき
ることになる。
［実施例］
以下、本発明に係る半導体装置の実施例を図面に基づい
て説明する。
て説明する。
第１図および第２図には本発明に係る半導体記憶装置の
第１の実施例が示されており、このうち第２図は第１図
の■−■線に沿う縦断面図を表している。
第１の実施例が示されており、このうち第２図は第１図
の■−■線に沿う縦断面図を表している。
第１図および第２図において符号１はＮ型シリコン基板
を表しており、このシリコン基板１にはトレンチ２によ
ってアイソレーション分離された領域にＭＯＳＦＥＴと
容量素子とが直列回路を構成するように形成されている
。
を表しており、このシリコン基板１にはトレンチ２によ
ってアイソレーション分離された領域にＭＯＳＦＥＴと
容量素子とが直列回路を構成するように形成されている
。
ここで、ＭＯＳＦＥＴはＰチャネルＭＯＳＦＥＴから構
成されている。つまり、この半導体記憶装置においては
Ｎ型シリコン基板１にＰチャネルＭＯＳＦＥＴのソース
・ドレインとなるＰ型半導体領域３，３が形成されてい
る。なお、第１図において符号４は酸化膜（第２ゲート
絶縁膜）、符号５はゲート電極（第２ゲート電極）を表
している。
成されている。つまり、この半導体記憶装置においては
Ｎ型シリコン基板１にＰチャネルＭＯＳＦＥＴのソース
・ドレインとなるＰ型半導体領域３，３が形成されてい
る。なお、第１図において符号４は酸化膜（第２ゲート
絶縁膜）、符号５はゲート電極（第２ゲート電極）を表
している。
また、容量素子を構成する容量下層電極６はＰ型半導体
領域によって構成され、このＰ型半導体領域は、ＭＯＳ
ＦＥＴと容量素子とが直列に接続されるように上記半導
体領域３の一方に接続されている。また、上記容量下Ｗ
Ｊ電極６の上方には酸化膜（第１ゲート絶縁膜）７を介
して容量上層電極（第１ゲート電極）８が形成されてい
る。この容量下層電極８はＰ型不純物元素が高濃度に添
加（ドーピング）された多結晶シリコンから構成されて
いる。
領域によって構成され、このＰ型半導体領域は、ＭＯＳ
ＦＥＴと容量素子とが直列に接続されるように上記半導
体領域３の一方に接続されている。また、上記容量下Ｗ
Ｊ電極６の上方には酸化膜（第１ゲート絶縁膜）７を介
して容量上層電極（第１ゲート電極）８が形成されてい
る。この容量下層電極８はＰ型不純物元素が高濃度に添
加（ドーピング）された多結晶シリコンから構成されて
いる。
なお、上記トレンチ２内にはフィールド酸化膜９が形成
されている。また、なお、半導体領域３゜３にはＰ型不
純物元素が高濃度（Ｉ Ｘ １０”Ｃ３Ｉ−”以上）に
添加されている。
されている。また、なお、半導体領域３゜３にはＰ型不
純物元素が高濃度（Ｉ Ｘ １０”Ｃ３Ｉ−”以上）に
添加されている。
次に、上記半導体記憶装置の製造方法を説明する。
先ず、リンを添加したＮ型シリコン基板１にアイソレー
ションとなるトレンチ２を形成する。次に、トレンチ２
の側面および底面に厚いフィールド酸化膜９を熱酸化法
により形成する。次に、容量下層電極６を形成する領域
に例えばボロン（Ｂ）をイオン打込みする。続いて、上
記容量下Ｗ！Ｊ電極６の上に酸化膜（第１ゲート絶縁膜
）７を形成し、さらにその上に多結晶シリコンを堆積さ
せる。そして、その多結晶シリコンに例えばボロンをイ
オン打込みする。その後、多結晶シリコンを加工して容
量上層電極８を形成する。その後、Ｍ開維縁膜ＬＯａ、
第２ゲート絶縁膜となる酸化膜４を形成した後、第２ゲ
ート電極５となる多結晶シリコンを堆積し、この多結晶
シリコンに不純物元素を添加した後加工を行なう６その
後、ボロンのイオン打込みによりＰ型半導体領域３，３
を形成し、ＰＳＧ等の層間絶縁膜の堆積を行って、さら
にコンタクトホール１１を形成する。その後、ＡＱ配線
層１２を形成し、ＤＲＡＭのメモリセルが得られる。な
お、第１図において符号１ｏは層間絶縁膜全体を指し示
している。
ションとなるトレンチ２を形成する。次に、トレンチ２
の側面および底面に厚いフィールド酸化膜９を熱酸化法
により形成する。次に、容量下層電極６を形成する領域
に例えばボロン（Ｂ）をイオン打込みする。続いて、上
記容量下Ｗ！Ｊ電極６の上に酸化膜（第１ゲート絶縁膜
）７を形成し、さらにその上に多結晶シリコンを堆積さ
せる。そして、その多結晶シリコンに例えばボロンをイ
オン打込みする。その後、多結晶シリコンを加工して容
量上層電極８を形成する。その後、Ｍ開維縁膜ＬＯａ、
第２ゲート絶縁膜となる酸化膜４を形成した後、第２ゲ
ート電極５となる多結晶シリコンを堆積し、この多結晶
シリコンに不純物元素を添加した後加工を行なう６その
後、ボロンのイオン打込みによりＰ型半導体領域３，３
を形成し、ＰＳＧ等の層間絶縁膜の堆積を行って、さら
にコンタクトホール１１を形成する。その後、ＡＱ配線
層１２を形成し、ＤＲＡＭのメモリセルが得られる。な
お、第１図において符号１ｏは層間絶縁膜全体を指し示
している。
上記のように構成された半導体記憶装置によれば次のよ
うな効果を得ることができる。
うな効果を得ることができる。
上記半導体記憶装置によれば、ＭＯＳＦＥＴがＰチャネ
ルＭＯＳＦＥＴから構成されているので。
ルＭＯＳＦＥＴから構成されているので。
トレンチ２内に酸化膜９を形成する際、シリコン基板１
と酸化膜９との界面に正の電荷が蓄積された場合であっ
ても、そのＭＦＩ電荷はリーク電流を減少させる方向に
作用し、結果的にリーク電流が少なくなる。また、ＭＯ
ＳＦＥＴがＰチャネルＭＯＳＦＥＴから構成されている
のでアルファ線に強い構造となる。その結果、特性劣化
はＮチャネルＭＯＳＦＥＴに比べて少なく、したがって
、信頼性の高い半導体記憶装置が実現できる。
と酸化膜９との界面に正の電荷が蓄積された場合であっ
ても、そのＭＦＩ電荷はリーク電流を減少させる方向に
作用し、結果的にリーク電流が少なくなる。また、ＭＯ
ＳＦＥＴがＰチャネルＭＯＳＦＥＴから構成されている
のでアルファ線に強い構造となる。その結果、特性劣化
はＮチャネルＭＯＳＦＥＴに比べて少なく、したがって
、信頼性の高い半導体記憶装置が実現できる。
また、下部電極よりも深いトレンチ２を形成し、そのト
レンチ２内に酸化膜９を形成するようにしているので、
トレンチ２の下部に接する半導体領域にパイルアップ現
象が生じて例えばリンの濃度の高い層が自動的に形成さ
れるという作用によって、チャネルストッパ用のイオン
打込みを行わずにアイソレーション特性を得ることがで
き、さらにはチャネルストッパの湧きだしがなく、その
ため狭チャンネル効果が回避できることになる。
レンチ２内に酸化膜９を形成するようにしているので、
トレンチ２の下部に接する半導体領域にパイルアップ現
象が生じて例えばリンの濃度の高い層が自動的に形成さ
れるという作用によって、チャネルストッパ用のイオン
打込みを行わずにアイソレーション特性を得ることがで
き、さらにはチャネルストッパの湧きだしがなく、その
ため狭チャンネル効果が回避できることになる。
さらに、Ｎ型シリコン基板１内に下部’！！極よりも深
いトレンチ２を形成するようにしているので、Ｐ型半導
体領域の横方向の拡がりがトレンチ２によって抑制され
るという作用によって、メモリセル部ひいては半導体記
憶装置の微細化・小型化に資することになる。
いトレンチ２を形成するようにしているので、Ｐ型半導
体領域の横方向の拡がりがトレンチ２によって抑制され
るという作用によって、メモリセル部ひいては半導体記
憶装置の微細化・小型化に資することになる。
また、Ｐ型多結晶シリコンによって容量上層電極９を構
成し、加えて容量下Ｎ’ｆｌ極６も高濃度に形成されて
いるため、仕事関数差等に伴う表面の空乏化の低減が図
れるという作用によって、蓄積容量の減少を防止できる
。
成し、加えて容量下Ｎ’ｆｌ極６も高濃度に形成されて
いるため、仕事関数差等に伴う表面の空乏化の低減が図
れるという作用によって、蓄積容量の減少を防止できる
。
また、第３図、第４図には１本発明の第２および第３の
実施例が示されている。
実施例が示されている。
このうち第２の実施例の半導体記憶装置はトレンチを多
結晶シリコン８．１３（但しその間には絶縁膜１４が配
されている）で埋めたもの、また第３の実施例の半導体
記憶装置は絶縁膜１４でトレンチ２を埋めたものである
。なお、チャネルストッパインプラが不要のため、この
同実施例ではトレンチ２を垂直に形成している。
結晶シリコン８．１３（但しその間には絶縁膜１４が配
されている）で埋めたもの、また第３の実施例の半導体
記憶装置は絶縁膜１４でトレンチ２を埋めたものである
。なお、チャネルストッパインプラが不要のため、この
同実施例ではトレンチ２を垂直に形成している。
この同実施例によっても第１の実施例と同様の効果を得
ることができる。
ることができる。
また、第５図、第６図（ａ）、（ｂ）には、本発明の第
４およびｆｊＳ５の実施例が示されている。
４およびｆｊＳ５の実施例が示されている。
第４の実施例の半導体記憶装置は容量部下ＷＩ電極６の
下部に、Ｎ型半導体領域１６が形成されており、このＮ
Ｉｊ：！半導体領域１６と基板内に形成されたＮウェル
領域により空乏層幅を減少させるものである。
下部に、Ｎ型半導体領域１６が形成されており、このＮ
Ｉｊ：！半導体領域１６と基板内に形成されたＮウェル
領域により空乏層幅を減少させるものである。
（ａ）、（ｂ）はそれぞれ、アイソレーションにトレン
チを用いた場合、ＬＯＧＯＳを用いた場合の周辺回路を
構成するＮチャネルＭＩＳＦＥＴおよびＰチャネルＭＩ
ＳＦＥＴの断面を示している。
チを用いた場合、ＬＯＧＯＳを用いた場合の周辺回路を
構成するＮチャネルＭＩＳＦＥＴおよびＰチャネルＭＩ
ＳＦＥＴの断面を示している。
以上１本発明を実施例に基づき具体的に説明したが５本
発明は前記実施例に限定されるものではなく、その要旨
を逸脱しない範囲において種々変更可能であることは言
うまでもない。
発明は前記実施例に限定されるものではなく、その要旨
を逸脱しない範囲において種々変更可能であることは言
うまでもない。
［発明の効果コ
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
即ち、ＭＩＳＦＥＴと容量素子との直列回路からなる半
導体記憶装置において、上記ＭＩＳＦＥＴをＰチャネル
ＭＩＳＦＥＴから構成し、メモリセルのアイソレーショ
ンを上記容量下［極よりも深いトレンチによって行い、
そのトレンチ内面に絶縁膜を形成し、さらに上記容量上
層電極をＰ型不純物元素の添加された多結晶シリコンに
よって構成したので、トレンチ内に絶縁膜を形成するり
、シリコン基板と絶縁膜との界面に正の電荷が蓄積され
た場合であっても、その蓄積電荷はリーク電流を減少さ
せる方向に働き、結果的にリーク電流が少なく、しかも
アルファ線に強い構造となる。その結果、特性劣化はＮ
チャネルＭＩＳＦＥＴに比べて少なく、シたがって、信
頼性の高い半導体記憶装置が実現できる。
導体記憶装置において、上記ＭＩＳＦＥＴをＰチャネル
ＭＩＳＦＥＴから構成し、メモリセルのアイソレーショ
ンを上記容量下［極よりも深いトレンチによって行い、
そのトレンチ内面に絶縁膜を形成し、さらに上記容量上
層電極をＰ型不純物元素の添加された多結晶シリコンに
よって構成したので、トレンチ内に絶縁膜を形成するり
、シリコン基板と絶縁膜との界面に正の電荷が蓄積され
た場合であっても、その蓄積電荷はリーク電流を減少さ
せる方向に働き、結果的にリーク電流が少なく、しかも
アルファ線に強い構造となる。その結果、特性劣化はＮ
チャネルＭＩＳＦＥＴに比べて少なく、シたがって、信
頼性の高い半導体記憶装置が実現できる。
また、トレンチの下部に接する半導体領域にパイルアッ
プ現象が生じて例えばリンの濃度の高い層が自動的に形
成されることになり、チャネルストッパ用のイオン打込
みを行わずにアイソレーション特性を得ることができ、
さらにはチャネルストッパの湧きだしがないので、その
ため狭チャンネル効果が回避できることになる。
プ現象が生じて例えばリンの濃度の高い層が自動的に形
成されることになり、チャネルストッパ用のイオン打込
みを行わずにアイソレーション特性を得ることができ、
さらにはチャネルストッパの湧きだしがないので、その
ため狭チャンネル効果が回避できることになる。
さらに、Ｐ型不純物層の横方向の拡がりがトレンチによ
って抑制されるという作用によって、メモリセル部ひい
ては半導体記憶装置の微細化・電極を構成し、仕事関数
差に伴う表面の空乏化の低減が図れ、その結果、蓄積容
量の減少を防止できることになる。加えて容量下層電極
を高濃度としたものではその効果がさらに大きくなる。
って抑制されるという作用によって、メモリセル部ひい
ては半導体記憶装置の微細化・電極を構成し、仕事関数
差に伴う表面の空乏化の低減が図れ、その結果、蓄積容
量の減少を防止できることになる。加えて容量下層電極
を高濃度としたものではその効果がさらに大きくなる。
第１図は本発明に係る半導体記憶装置の第１の実施例を
示す縦断面図。 第２図は第１図の半導体記憶装置のＨ−Ｈ線に沿う方向
の縦断面図。 第３図は本発明に係る半導体記憶装置の第２の実施例を
示す＃断面図。 第４図は本発明に係る半導体記憶装置の第３の実施例を
示す縦断面図、 第５図は、本発明に係る半導体記憶装置の第４の実施例
を示す断面図、 第６図（ａ）、（ｂ）は１本発明に係る半導体記憶装置
の周辺回路部を示す断面図である。 １・・・・シリコン基板−２・・・・トレンチ、３・・
・・Ｐ型半導体領域、６・・・・容量下層電極（Ｐ型半
導体領域）、７・・・・酸化膜、８・・・・容量上／！
電極、９・・・・酸化膜、１２・・・・ＡＱＩ！ｌｉｌ
！線層、１７・・・・Ｎ型半導体領域、１８・・・・Ｐ
型半導体領域。 第 図 第 図 第 図 第 図 ／Ｚ 第 ６次） 第 （Ｊ
示す縦断面図。 第２図は第１図の半導体記憶装置のＨ−Ｈ線に沿う方向
の縦断面図。 第３図は本発明に係る半導体記憶装置の第２の実施例を
示す＃断面図。 第４図は本発明に係る半導体記憶装置の第３の実施例を
示す縦断面図、 第５図は、本発明に係る半導体記憶装置の第４の実施例
を示す断面図、 第６図（ａ）、（ｂ）は１本発明に係る半導体記憶装置
の周辺回路部を示す断面図である。 １・・・・シリコン基板−２・・・・トレンチ、３・・
・・Ｐ型半導体領域、６・・・・容量下層電極（Ｐ型半
導体領域）、７・・・・酸化膜、８・・・・容量上／！
電極、９・・・・酸化膜、１２・・・・ＡＱＩ！ｌｉｌ
！線層、１７・・・・Ｎ型半導体領域、１８・・・・Ｐ
型半導体領域。 第 図 第 図 第 図 第 図 ／Ｚ 第 ６次） 第 （Ｊ
Claims (1)
- 【特許請求の範囲】 １、ＭＩＳＦＥＴを構成する半導体領域の１つに同じ導
電型の半導体領域からなる容量下層電極が接続され、こ
の容量下層電極上に絶縁膜を介して容量上層電極が配設
されたメモリセル部を備えた半導体記憶装置において、
上記ＭＩＳＦＥＴがＰチャネルＭＩＳＦＥＴから構成さ
れ、メモリセルのアイソレーションが上記容量下層電極
よりも深いトレンチによって行われ、そのトレンチ内面
に絶縁膜が形成され、さらに上記容量上層電極がＰ型不
純物元素の添加された多結晶シリコンによって構成され
たことを特徴とする半導体記憶装置。 ２、上記容量下層電極を構成する半導体領域にはＰ型不
純物元素が高濃度に添加されていることを特徴とする請
求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63208330A JPH0258366A (ja) | 1988-08-24 | 1988-08-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63208330A JPH0258366A (ja) | 1988-08-24 | 1988-08-24 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0258366A true JPH0258366A (ja) | 1990-02-27 |
Family
ID=16554481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63208330A Pending JPH0258366A (ja) | 1988-08-24 | 1988-08-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0258366A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2492099A1 (en) | 2011-02-24 | 2012-08-29 | Seiko Epson Corporation | Liquid discharging apparatus |
| EP2492105A1 (en) | 2011-02-24 | 2012-08-29 | Seiko Epson Corporation | Liquid discharging apparatus |
| US9445489B2 (en) | 2013-12-26 | 2016-09-13 | Denso Corporation | Electronic control unit and electric power steering apparatus having the same |
-
1988
- 1988-08-24 JP JP63208330A patent/JPH0258366A/ja active Pending
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