JPH0258709B2

JPH0258709B2 -

Info

Publication number: JPH0258709B2
Application number: JP63111328A
Authority: JP
Inventors: Hideo Taki
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-05-06
Filing date: 1988-05-06
Publication date: 1990-12-10
Also published as: JPS63288474A

Description

【発明の詳細な説明】本発明は、デイジタル信号記録再生装置に関
し、デイジタル記録された記録媒体の再生時にお
いて、ドロツプアウト等によつて起こるフレーム
同期信号の検出ミスおよび誤検出を防ぎ、データ
の欠落を最小限にとどめることを目的とする。

第１図は一般に提案されている記録フオーマツ
トの一例である。記録すべきデイジタル信号は一
定数に分割され、フレーム同期信号（図中SYNC
部分）およびデータ部分（図中DATA）の誤り
を検出するためのCRC（巡回符号）を付加してフ
レームを構成している。

第２図は第１図のフオーマツトにより記録媒体
から再生されたデイジタル信号列によりフレーム
同期信号を検出する従来のフレーム同期信号分離
回路の構成図、第３図Ａ〜Ｅはその各部における
信号のタイミングチヤートである。

第２図において、端子１には再生されたデイジ
タル信号が入力され、端子２にはそのデイジタル
信号より抽出されたクロツク信号が入力される。
３はシフトレジスタで、入力されたシリアルのデ
イジタル信号はクロツク信号に同期して読み込ま
れ、パラレルに返還されて該シフトレジスト３の
出力に現れる。４はデイジタルコンパレータある
いはROM等で構成されたフレーム同期信号検出
回路で、再生デイジタルデータ中のフレーム同期
信号のパターンを検出して出力信号（図中、Ｈレ
ベル）を得る。５は第１カウンタ回路で、第
1ANDゲート回路６の出力端子１４に現れる
SYNC信号によりリセツトされ、クロツク信号を
予め設定した数だけカウントした後、出力にＨレ
ベルを得、第1ANDゲート回路６の入力に印加す
るように構成されている。

すなわち、フレーム同期信号のパターンと同じ
パターンがデータ部分あるいはCRC部でも検出
される可能性があるため、フレーム同期信号の規
則性に着目して、一旦、SYNC信号が検出された
時点で第１カウンタ回路５をリセツトしてクロツ
クのカウントを開始して、データあるいはCRC
部でフレーム同期信号と同一のパターンが検出さ
れても、第１カウンタ回路５が一定個数〔第３図
においてはＫビツト〕のクロツク信号をカウント
するまでは、第1ANDゲート回路６を閉じて
SYNC信号の誤検出を防ぐような構成になつてい
る。

さて、従来の回路構成において、SYNC信号部
分にドロツプアウト等が発生し、正常なSYNC信
号が再生されなかつた場合を考える。第４図にお
いて、第Ｎフレーム目のSYNC信号が正常に再生
されなかつたとすると、ANDゲート信号Ｄはリ
セツトされず、第Ｎフレームの区間はＨのままと
なる。もし、第Ｎフレームのデータ中あるいは
CRC部分でSYNC信号と同様なパターンが検出
された場合には、その部分をSYNC信号と判断す
ると共にANDゲート信号Ｄがリセツトされ、更
に、場合によつては第（Ｎ＋１）、第（Ｎ＋２）
フレーム以後のSYNC信号の検出漏れとなり、い
わゆる正常な同期引き込み状態に戻るまでに通常
数フレームを要する。この第Ｎフレーム以降、数
フレームに渡るSYNC信号の検出漏れは、その間
のデータの正常な処理、例えばワウ・フラツタ吸
収用メモリへの書き込み制御等が困難となり、デ
ータの重大な欠落をもたらすことになる欠点があ
つた。

本発明は、このような従来の問題点を解消する
ことを目的として提供されたものである。

次に、図示の実施例について本発明を詳述す
る。第５図は本発明の第１実施例を示す構成図で
あつて、第６図にそのタイムチヤートを示す。

以下、第５図について動作を説明するが、１〜
６は第２図における各部の動作と同様であるので
省略する。

第1ANDゲート回路６より出力されたSYNC信
号は、第1ORゲート回路７を通つて出力端子８
に出力される。９は第２カウンタ回路で、フレー
ムを構成するビツト数（図中、Ｍビツト）だけク
ロツク信号をカウントの後、出力信号を第1OR
ゲート回路７に出力するように構成されている。

また、第1ORゲート回路７の出力は、第１お
よび第２カウンタ回路５，９のリセツト入力に印
加されている。通常、正しいSYNC信号が検出さ
れている場合は、第1ANDゲート回路６の出力が
第1ORゲート回路７を通り出力端子８に出力さ
れており、更に、第２カウンタ回路９はSYNC信
号により常にリセツトされて、クロツク信号のカ
ウントを行つている。第２カウンタ回路９がクロ
ツク同期式のリセツト端子を持つ場合は、リセツ
ト信号となるSYNC信号と同じタイミングで出力
信号が得られる。

また、第２カウンタ回路９がクロツク非同期の
リセツト端子を持つ場合には、カウンタ出力が得
られる瞬間にリセツトがかかるため、正常な
SYNC信号が出力されている場合は、第２カウン
タ回路９の出力は得られないが、いずれの場合に
も、出力端子８からは正常なSYNC信号が得られ
る。

さて、正常なSYNC信号がドロツプアウト等に
より検出されなかつた場合を考えると、第２カウ
ンタ回路９は正常なSYNC信号が得られるフレー
ム位置に出力信号を第1ORゲート回路７に出力
し、該出力信号が正常なSYNC信号の代わりに擬
似SYNC信号として出力端子８より得られる。

また、第２カウンタ回路９は自分の出力信号に
より再びリセツトされるような構成になつている
ので、SYNC信号が連続的に検出漏れとなつた場
合も、擬似SYNC信号を連続的に得ることができ
る。

更に、本来の正しいSYNC信号を検出するため
のゲート信号を作る第１カウンタ回路５は、第２
カウンタ回路９と同様に出力端子８の信号により
リセツトされるため、SYNC信号の検出漏れが起
きた場合でも、擬似SYNC信号により強制的にリ
セツトがかかり、従つてゲート信号が閉じて、デ
ータ、CRC中でのSYNC信号と同一パターンに
よる誤つたSYNC信号検出を防ぐことができる。

第７図は本発明の第２実施例を示す構成図であ
り、その各部のタイムチヤートを第８図に示す。
なお、第７図における１〜９は前述と同じである
ので、その説明を省略する。

１０は単安定マルチバイブレータ、カウンタあ
るいはシフトレジスタ等によつて構成されたパル
ス発生回路で、第1ANDゲート回路６の正常な
SYNC信号出力をトリガ入力として、予め設定し
た一定の幅のパルス信号をその出力に得る。パル
ス発生回路１０の出力は第2ORゲート回路１１
を通して第１および第２カウンタ回路５，９のリ
セツト信号となる。この構成では、正常なSYNC
信号が第1ANDゲート回路６の出力として得られ
ている場合には、パルス発生回路１０の出力が第
１および第２カウンタ回路５，９のリセツト信号
となり、正常なSYNC信号が得られない場合は、
第２カウンタ回路９の出力が擬似SYNC信号とな
ると同時に、第１および第２カウンタ回路５，９
のリセツト信号となる。

但し、この場合、擬似SYNC信号、すなわち第
２カウンタ回路９の出力信号が出る位置は、正常
なSYNC信号が出ると予想される位置よりも、パ
ルス発生回路１０の予め設定された出力パルス幅
だけ後となり、当然、その期間だけ第１カウンタ
回路５のリセツトが遅れ、結果として第1ANDゲ
ート回路６の開いている期間を長くすることがで
きる。

この方式に依れば、正常なSYNC信号が検出漏
れになつた時点から擬似SYNC信号発生までに、
ある一定の遅延時間をもたせることにより、
SYNC信号に若干の不連続があつた場合にも、確
実にSYNC信号を検出し得る。これは、例えば記
録済テープの上に更にフレームを連続させるよう
にして新しいデータを記録していくような方式の
電子編集を行つた場合、編集前後でフレームに若
干の不連続が生じても、本方式に依れば、確実に
SYNC信号を検出し得る。

第９図は本発明の第３実施例を示し、第１０図
はその各部のタイムチヤートを示す。なお、１〜
９までの動作は、前述と同じであるので省略す
る。

１２は第2ANDゲート回路で、スタート・スト
ツプ検出回路１３の出力により第２カウンタ回路
９の出力をゲートしている。データ・スタート・
ストツプ検出回路１３は、例えば再生データの中
から正常なSYNC信号が予め設定された個数だけ
連続して検出されたことを判定して第2ANDゲー
ト回路１２を開け、逆に正常なSYNC信号が連続
して設定個数だけ検出されなかつたことを判定し
て第2ANDゲート回路１２を閉じるような制御出
力を得るように、例えばカウンタ等により構成さ
れる。

すなわち、第５図および第７図の構成によれ
ば、再生データ中から全くSYNC信号が検出され
ない場合でも、第２カウンタ回路９のカウント動
作により擬似SYNC信号が得られ、該擬似SYNC
信号により第１カウンタ回路５がリセツトされ、
第1ANDゲート回路６がある一定の期間しか開か
ないようになつている。

この場合、例えばテープの未記録部分から記録
部分へ移行した場合や、記録部分途中での例えば
手切による編集接続点等のように、接続点前後で
データあるいはSYNC信号の周期性が著しく不連
続となる個所においては、SYNC信号の検出期間
が短いため、いわゆる周期の引込みに時間がかか
つたり、困難になることが考えられる。

しかし、この場合は、データ・スタート・スト
ツプ検出回路１３を設けることにより、正常な
SYNC信号検出が連続的に行われている場合にの
み、第２カウンタ回路９による擬似SYNC信号の
発生を行うようにしたものである。これによつ
て、データスタート時、あるいは不連続点での同
期引込に要する時間は従来の回路方式と同等とな
り、なおかつ正常なSYNC信号が検出漏れとなつ
た場合は、擬似SYNC信号を発生させることによ
り、データの誤り区間を最小にとどめることが可
能となる。

以上実施例に詳述したように、本考案によれ
ば、デイジタル記録された記録媒体を再生する場
合、ドロツプアウト、編集等によるフレーム同期
信号（SYNC信号）の連続的な検出漏れ、誤検出
を防ぎ、結果としてドロツプアウト等によるデー
タの欠落区間を最小限にとどめることが可能とな
り、その価値は極めて大である。

【図面の簡単な説明】

第１図は記録フオーマツトの一例を示す図、第
２図は従来のフレーム同期分離回路の構成図、第
３図はそのタイミングチヤート、第４図は従来の
フレーム同期分離回路においてドロツプアウトが
起こつた場合のタイミングチヤート、第５図は本
考案の第１実施例を示す構成図、第６図はそのタ
イミングチヤート、第７図は同第２実施例を示す
構成図、第８図はそのタイミングチヤート、第９
図は同第３実施例を示す構成図、第１０図はその
タイミングチヤートである。３……シフトレジスタ、４……フレーム同期信
号検出回路、５……第１カウンタ回路、６……第
1ANDゲート回路、７……第1ORゲート回路、９
……第２カウンタ回路、１０……パルス発生回
路、１１……第2ORゲート回路、１２……第
2ANDゲート回路、１３……データ・スタート・
ストツプ検出回路。

Claims

【特許請求の範囲】１デイジタル信号系列を一定数毎に分割してフ
レーム構成にし、フレーム同期信号を付加して記
録し、再生時には、前記フレーム同期信号のパタ
ーンを検出するフレーム同期信号検出回路と前記
フレーム同期信号検出回路からの出力を一定時間
だけ禁止して誤検出を防止するフレーム同期信号
検出保護回路とで構成されるフレーム同期分離回
路により再生デイジタル信号中のフレーム同期信
号を抽出するように構成したデイジタル信号記録
再生装置において、前記再生デイジタル信号より
抽出されたクロツク信号を前記フレームを構成す
るビツト数だけカウントして出力信号を得るカウ
ンタ回路と、該カウンタ回路の出力信号と前記フ
レーム同期分離回路からの出力信号とを入力信号
とする第1ORゲート回路とを備え、該第1ORゲ
ート回路の出力信号を前記フレーム同期信号検出
保護回路と前記カウンタ回路とのリセツト信号と
して前記フレーム同期信号検出保護回路と前記カ
ウンタ回路に加えたことを特徴とするデイジタル
信号記録再生装置。２デイジタル信号系列を一定数毎に分割してフ
レーム構成にし、フレーム同期信号を付加して記
録し、再生時には、前記フレーム同期信号のパタ
ーンを検出するフレーム同期信号検出回路と前記
フレーム同期信号検出回路からの出力を一定時間
だけ禁止して誤検出を防止するフレーム同期信号
検出保護回路とで構成されるフレーム同期分離回
路により再生デイジタル信号中のフレーム同期信
号を抽出するように構成したデイジタル信号記録
再生装置において、前記再生デイジタル信号より
抽出されたクロツク信号を前記フレームを構成す
るビツト数だけカウントして出力信号を得るカウ
ンタ回路と、該カウンタ回路の出力信号と前記フ
レーム同期分離回路からの出力信号とを入力信号
とする第1ORゲート回路と、前記フレーム同期
分離回路からの出力信号をトリガーとして得て一
定時間のパルス幅の出力信号を得るようにしたパ
ルス発生回路と、該パルス発生回路の出力信号と
前記第1ORゲート回路の出力信号とを入力とす
る第2ORゲート回路とを備え、該第2ORゲート
回路の出力信号を前記フレーム同期信号検出保護
回路と前記カウンタ回路とのリセツト信号として
前記フレーム同期信号検出保護回路と前記カウン
タ回路に加えたことを特徴とするデイジタル信号
記録再生装置。３デイジタル信号系列を一定数毎に分割してフ
レーム構成にし、フレーム同期信号を付加して記
録し、再生時には、前記フレーム同期信号のパタ
ーンを検出するフレーム同期信号検出回路と前記
フレーム同期信号検出回路からの出力を一定時間
だけ禁止して誤検出を防止するフレーム同期信号
検出保護回路とで構成されるフレーム同期分離回
路により再生デイジタル信号中のフレーム同期信
号を抽出するように構成したデイジタル信号記録
再生装置において、前記再生デイジタル信号より
抽出されたクロツク信号を前記フレームを構成す
るビツト数だけカウントして出力信号を得るカウ
ンタ回路と、前記フレーム同期分離回路からの出
力信号を一方の入力信号とする第1ORゲート回
路とを備え、該第1ORゲート回路の出力信号を
前記フレーム同期信号検出保護回路と前記カウン
タ回路とのリセツト信号として前記フレーム同期
信号検出保護回路と前記カウンタ回路に加えると
共に、前記フレーム同期分離回路の出力信号が予
め設定した数だけ連続的に検出されたか否かを判
定して制御出力を得るように構成されたデータ・
スタート・ストツプ判別回路と、該判別回路の制
御出力信号と前記カウンタ回路の出力信号とを入
力信号とするANDゲート回路とを備え、該AND
ゲート回路の出力を前記第1ORゲート回路の他
方の入力信号として入力することを特徴とするデ
イジタル信号記録再生装置。４デイジタル信号系列を一定数毎に分割してフ
レーム構成にし、フレーム同期信号を付加して記
録し、再生時には、前記フレーム同期信号のパタ
ーンを検出するフレーム同期信号検出回路と前記
フレーム同期信号検出回路からの出力を一定時間
だけ禁止して誤検出を防止するフレーム同期信号
検出保護回路とで構成されるフレーム同期分離回
路により再生デイジタル信号中のフレーム同期信
号を抽出するように構成したデイジタル信号記録
再生装置において、前記再生デイジタル信号より
抽出されたクロツク信号を前記フレームを構成す
るビツト数だけカウントして出力信号を得るカウ
ンタ回路と、前記フレーム同期分離回路からの出
力信号を一方の入力信号とする第1ORゲート回
路と、前記フレーム同期分離回路からの出力信号
をトリガーとして得て一定時間のパルス幅の出力
信号を得るようにしたパルス発生回路と、該パル
ス発生回路の出力信号と前記第1ORゲート回路
の出力信号とを入力とする第2ORゲート回路の
出力信号を前記フレーム同期信号検出保護回路と
前記カウンタ回路とのリセツト信号として前記フ
レーム同期信号検出保護回路と前記カウンタ回路
に加え、更に前記フレーム同期分離回路の出力信
号が予め設定した数だけ連続的に検出されたか否
かを判定して制御出力を得るように構成されたデ
ータ・スタート・ストツプ判別回路と、該判別回
路の制御出力信号と前記カウンタ回路の出力信号
とを入力信号とするANDゲート回路とを備え、
該ANDゲート回路の出力を前記第1ORゲート回
路の他方の入力信号として入力することを特徴と
するデイジタル信号記録再生装置。