JPH0258839A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0258839A JPH0258839A JP63211284A JP21128488A JPH0258839A JP H0258839 A JPH0258839 A JP H0258839A JP 63211284 A JP63211284 A JP 63211284A JP 21128488 A JP21128488 A JP 21128488A JP H0258839 A JPH0258839 A JP H0258839A
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- JP
- Japan
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- substrate
- gate
- mask
- region
- opening
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
接合型電界効果トランジスタ（以下、ＪＦＥＴという）
にて構成される半導体装置に関し、高集積化を可能とす
ることを目的とし、複数のＪＦＥＴを、その夫々のゲー
ト領域を基板に対して垂直方向に並設することにより直
列に接合し、ソース領域及びドレイン領域をゲート領域
の上下両側に配置した構成とし、その製造に際し、開口
部を設けられたマスクを用い、イオン注入により、マス
ク直下の基板中に一のＪＦＥＴのゲート領域を形成する
と同時に、該開口部直下の基板中に他のＪ ＦＥＴのゲ
ート領域を形成する工程と、上記マスクを用い、イオン
注入により、開口部直下の基板中にソース傾城を形成す
る工程とを含む。
にて構成される半導体装置に関し、高集積化を可能とす
ることを目的とし、複数のＪＦＥＴを、その夫々のゲー
ト領域を基板に対して垂直方向に並設することにより直
列に接合し、ソース領域及びドレイン領域をゲート領域
の上下両側に配置した構成とし、その製造に際し、開口
部を設けられたマスクを用い、イオン注入により、マス
ク直下の基板中に一のＪＦＥＴのゲート領域を形成する
と同時に、該開口部直下の基板中に他のＪ ＦＥＴのゲ
ート領域を形成する工程と、上記マスクを用い、イオン
注入により、開口部直下の基板中にソース傾城を形成す
る工程とを含む。
（産業上の利用分野〕
本発明は、ＪＦＥＴにて構成される半導体装置に関する
。
。
従来、論理演算回路等のＩＣでは高集積化、高速化が重
要な課題であり、特に、近年、コンピュータシステムが
種々の場所、用途に用いられてくるようになるとその取
扱う情報量が多くなり、ますます高速化の要求が高まっ
てきている。論理演算素子はＭＯＳトランジスタ又はバ
イポーラトランジスタ等にて構成されており、この両者
ともに高速化のためには素子を微細化する必要がある。
要な課題であり、特に、近年、コンピュータシステムが
種々の場所、用途に用いられてくるようになるとその取
扱う情報量が多くなり、ますます高速化の要求が高まっ
てきている。論理演算素子はＭＯＳトランジスタ又はバ
イポーラトランジスタ等にて構成されており、この両者
ともに高速化のためには素子を微細化する必要がある。
然るに、現在のＭＯＳトランジスタ又はバイポーラトラ
ンジスタを用いたＲＡＭ等では、最小寸法が０．７μｍ
程度であり、今後の量産レベルでの微細加工技術の進歩
は困難になっている。この場合、ジョセフソン素子や高
電子移動度トランジスタ（ＨＥＭＴ）のような素子もあ
るが、これは量産に適していない。
ンジスタを用いたＲＡＭ等では、最小寸法が０．７μｍ
程度であり、今後の量産レベルでの微細加工技術の進歩
は困難になっている。この場合、ジョセフソン素子や高
電子移動度トランジスタ（ＨＥＭＴ）のような素子もあ
るが、これは量産に適していない。
そこで、ＭＯＳ Ｉ−ランジスタやバイポーラトランジ
スタより高速な素子で、しかも量産可能な論理演算素子
（つまりＪＦＥＴ）が必要となってきている。
スタより高速な素子で、しかも量産可能な論理演算素子
（つまりＪＦＥＴ）が必要となってきている。
従来、ＪＦＥＴを用いて例えばインバータやノアゲート
等の回路を構成する場合、基板に対してＪＦＥＴを横方
向に複数並設している。この場合、ＪＦＥＴは一般に、
バルク中をキャリアが移動する構成であるため、ＭＯＳ
トランジスタよりも実効的な移動度が大きく、高速化が
可能である。ＭＯＳトランジスタの電子移動度は６００
Ｃｆｆｌ／Ｖ −ｓｅｃであるのに対し、ＪＦＥＴの電
子移動度は１６００ｃｍ／■・ｓｅｃである。
等の回路を構成する場合、基板に対してＪＦＥＴを横方
向に複数並設している。この場合、ＪＦＥＴは一般に、
バルク中をキャリアが移動する構成であるため、ＭＯＳ
トランジスタよりも実効的な移動度が大きく、高速化が
可能である。ＭＯＳトランジスタの電子移動度は６００
Ｃｆｆｌ／Ｖ −ｓｅｃであるのに対し、ＪＦＥＴの電
子移動度は１６００ｃｍ／■・ｓｅｃである。
ＪＦＥＴは、一般に、第４図に示す如く、ｎ型基板１の
上面にｎ＋拡散層のドレイン２及びソース３．Ｐ＋拡散
層の第１ゲート４が設けられており、基板１の下側にＰ
＋の第２ゲート５が設けられた横型の構成とされている
。このＪＦＥＴを用いて例えば第５図に示すようなノア
ゲートを構成する場合、第６図に示す如く、ＪＦＥＴを
横方向に２つ並設している。
上面にｎ＋拡散層のドレイン２及びソース３．Ｐ＋拡散
層の第１ゲート４が設けられており、基板１の下側にＰ
＋の第２ゲート５が設けられた横型の構成とされている
。このＪＦＥＴを用いて例えば第５図に示すようなノア
ゲートを構成する場合、第６図に示す如く、ＪＦＥＴを
横方向に２つ並設している。
第６図中、１０は第１ＪＦＥＴ、１１は第２ＪＦＥＴで
、ｎ型基板１２に対して並設されている。
、ｎ型基板１２に対して並設されている。
１３はソース、１４はドレイン、１５１は第１ＪＦＥＴ
１０のゲート、１５２は第２ＪＦＥＴ１１のゲートであ
る。１６は第１ＪＦＥＴＩＯと第２ＪＦＥＴｌｌのゲー
トである。１６は第１ＪＦＥＴ１０と第２ＪＦＥＴ１１
とを結ぶ配線、１７は共通ゲートである。ここで、ゲー
ト１５１又はゲート１５２のうち少なくとも一方に電圧
が印加されてその下側のＰ＋拡散層に空乏層が生じると
、ソース１３からドレイン１４に電流が流れなくなり、
一方、ゲート１５１．１５２の両方に電圧が印加されな
いで夫々の下側のＰ＋拡散層に空乏層が生じない時のみ
ソース１３からドレイン１４に電流が流れる。つまり、
このものはノアゲートを構成していることになる。
１０のゲート、１５２は第２ＪＦＥＴ１１のゲートであ
る。１６は第１ＪＦＥＴＩＯと第２ＪＦＥＴｌｌのゲー
トである。１６は第１ＪＦＥＴ１０と第２ＪＦＥＴ１１
とを結ぶ配線、１７は共通ゲートである。ここで、ゲー
ト１５１又はゲート１５２のうち少なくとも一方に電圧
が印加されてその下側のＰ＋拡散層に空乏層が生じると
、ソース１３からドレイン１４に電流が流れなくなり、
一方、ゲート１５１．１５２の両方に電圧が印加されな
いで夫々の下側のＰ＋拡散層に空乏層が生じない時のみ
ソース１３からドレイン１４に電流が流れる。つまり、
このものはノアゲートを構成していることになる。
（発明が解決しようとする課題〕
第６図に示す従来装置は、第４図に示すような横型のＪ
ＦＥＴを２つ横方向に並設した構成としているため、全
体の面積を広く必敦とし、高集積化には不適当である問
題点があった。
ＦＥＴを２つ横方向に並設した構成としているため、全
体の面積を広く必敦とし、高集積化には不適当である問
題点があった。
本発明は、高集積化が可能である半導体装置及びその製
造方法を提供することを目的とする。
造方法を提供することを目的とする。
（課題を解決するための手段）
第１図は本発明の原理図を示す。同図（Ａ）中、４０＋
、４０２ 、…は複数のＪＦＥＴで、その夫々のゲー
ト領域４１１ 、４１２ 、…を基板４２に対して垂直
方向に並設することにより直列に接合されている。４３
はソース領域、４４はドレイン領域でゲート領域４１１
、４１２の上下両側に配置されている。その製造に際
し、同図（Ｂ）において、開口部４５ａを設けられたマ
スク４５を用い、イオン注入により、マスク４５直下の
基板（４２）中に一のＪＦＥＴのゲート領域４１…を形
成すると同時に、開口部４５ａ直下の基板４２中に他の
ＪＦＥＴのゲート領１ｉｉｔ４１２．…を形成する工程
と、マスク４５を用い、イオン注入により、開口部４５
ａ直下の基板４２中にソース領域４３を形成する工程と
を含む。
、４０２ 、…は複数のＪＦＥＴで、その夫々のゲー
ト領域４１１ 、４１２ 、…を基板４２に対して垂直
方向に並設することにより直列に接合されている。４３
はソース領域、４４はドレイン領域でゲート領域４１１
、４１２の上下両側に配置されている。その製造に際
し、同図（Ｂ）において、開口部４５ａを設けられたマ
スク４５を用い、イオン注入により、マスク４５直下の
基板（４２）中に一のＪＦＥＴのゲート領域４１…を形
成すると同時に、開口部４５ａ直下の基板４２中に他の
ＪＦＥＴのゲート領１ｉｉｔ４１２．…を形成する工程
と、マスク４５を用い、イオン注入により、開口部４５
ａ直下の基板４２中にソース領域４３を形成する工程と
を含む。
本発明は、複数のＪＦＥＴ４０＋ 、４０２ 、…を基
板４２に対して垂直方向に並設して接合した構成とする
。これにより、横方向に並設したものに比して全体とし
て小さな面積で済み、高集積化が可能である。
板４２に対して垂直方向に並設して接合した構成とする
。これにより、横方向に並設したものに比して全体とし
て小さな面積で済み、高集積化が可能である。
第２図は本発明装置の一実施例（ノアゲート）の製造工
程図を示す。同図（Ａ＞において、ｎ型のシリコン基板
２０（１０Ωｃｆｆｉ（ＮＳｕｂ〜５×１０” ｃｒｎ
−” ） ）全面に５ＭｅＶのエネルギで、１Ｘ １０
” ａｎ−２の濃度のリン（Ｐ）をイオン注入してド
レイン２１を形成する。この時のＲｐ （射影飛程）は
比較的深く、約５μｍとなる。次に、同図＜８）におい
て、基板２０の表面に開口部２２ａを設けられたタング
ステン（Ｗ）のマスク２２（膜厚１μｆｆ１）をレジス
タ等を用いて形成し、２．５Ｍ ｅ Ｖのエネルギで、
５×１０１３ＣｊＩ（の濃度のボロン（Ｂ）をイオン注
入する。この場合、タングステンはシリコンに比して約
１／２のＲｐをもつので、マスク２２の直下には約１．
５μｍの深さに第１ Ｊ ＦＥＴのゲート２３ａ、２３
ｂが形成される一方、開口部２２ａ直下には約３．５μ
ｍの深さに第２ＦＥＴのゲート２４が形成される。なお
、イオン注入を基板２０の法線方向に対して所定角度を
つけて行ない、ボロン注入領域が開口部２２ａより広い
領域（ゲー１−２３ａ、２３ｂ）に形成し、その後、角
度をつけないイオン注入でゲート２４を形成するように
してもよい。
程図を示す。同図（Ａ＞において、ｎ型のシリコン基板
２０（１０Ωｃｆｆｉ（ＮＳｕｂ〜５×１０” ｃｒｎ
−” ） ）全面に５ＭｅＶのエネルギで、１Ｘ １０
” ａｎ−２の濃度のリン（Ｐ）をイオン注入してド
レイン２１を形成する。この時のＲｐ （射影飛程）は
比較的深く、約５μｍとなる。次に、同図＜８）におい
て、基板２０の表面に開口部２２ａを設けられたタング
ステン（Ｗ）のマスク２２（膜厚１μｆｆ１）をレジス
タ等を用いて形成し、２．５Ｍ ｅ Ｖのエネルギで、
５×１０１３ＣｊＩ（の濃度のボロン（Ｂ）をイオン注
入する。この場合、タングステンはシリコンに比して約
１／２のＲｐをもつので、マスク２２の直下には約１．
５μｍの深さに第１ Ｊ ＦＥＴのゲート２３ａ、２３
ｂが形成される一方、開口部２２ａ直下には約３．５μ
ｍの深さに第２ＦＥＴのゲート２４が形成される。なお
、イオン注入を基板２０の法線方向に対して所定角度を
つけて行ない、ボロン注入領域が開口部２２ａより広い
領域（ゲー１−２３ａ、２３ｂ）に形成し、その後、角
度をつけないイオン注入でゲート２４を形成するように
してもよい。
次に、同図（Ｂ）において、マスク２２をそのまま用い
、７０ｋｌｌ１３Ｖのエネルギで、ｌＸ１０１Ｓｔ−１
Ｒ々の濃度のヒ素＜Ａｓ ）をイオン注入してソース２
５を形成する。この時のＲｐは約０．２μｍである。次
に、マスク２２を除去し、注入した不純物の活性化のた
めにアニール（９００℃、２０ｍ＋ｎ。
、７０ｋｌｌ１３Ｖのエネルギで、ｌＸ１０１Ｓｔ−１
Ｒ々の濃度のヒ素＜Ａｓ ）をイオン注入してソース２
５を形成する。この時のＲｐは約０．２μｍである。次
に、マスク２２を除去し、注入した不純物の活性化のた
めにアニール（９００℃、２０ｍ＋ｎ。
Ｎ２雰囲気）を行なう。
続いて、同図（Ｃ）において、基板２０の表面にＰＳＧ
等のマスク２６（約３μｌ１ｌ）を形成して開口部２６
ａ、２６ｂを設け、基板２０に６ｔ１ｍ程度のトレンチ
２７ａ、２７ｂを形成する。次に、このマスク２６を用
いて４０ｋｅＶのエネルギで、１×１０１３ＣＩＲ″２
の濃度のボロンを注入して素子分離用不純物領域２８ａ
、２８ｂを形成する。
等のマスク２６（約３μｌ１ｌ）を形成して開口部２６
ａ、２６ｂを設け、基板２０に６ｔ１ｍ程度のトレンチ
２７ａ、２７ｂを形成する。次に、このマスク２６を用
いて４０ｋｅＶのエネルギで、１×１０１３ＣＩＲ″２
の濃度のボロンを注入して素子分離用不純物領域２８ａ
、２８ｂを形成する。
次に、同図（Ｄ）において、トレンチ２７ａ。
２７ｂに酸化シリコンの絶縁膜２９ａ、２９ｂを埋込み
、表面の絶縁膜を除去し、表面にＰＳＧ等の保護膜３０
を形成する。
、表面の絶縁膜を除去し、表面にＰＳＧ等の保護膜３０
を形成する。
次に、同図（Ｅ）において、マスク３０及び基板２０に
ゲート２３ａ、２３ｂ用のコンタクトホール３１ａ、３
１ｂ、ドレイン２１用のコンタクトホール３２ａ、３２
ｂ、ゲート２４用のコンタクトホール３３ａ、３３ｂ、
ソース２５用のコンタクトボール３１ｃを形成し、続い
て同図（Ｆ）において、第１ ＦＥＴのゲート電極３５
ａ、３５、第２ＦＥＴのゲート電極３６ａ、３６ｂ、’
／−ス電極３７．ドレイン電極３８ａ、３８ｂを形成し
、本発明装置の製造を終了する。第３図は平面図を示し
、同図中、第２図と同一部分には同一番号を付す（第２
図（Ｆ）は第３図中■−■線に沿った断面図を示してい
る）。
ゲート２３ａ、２３ｂ用のコンタクトホール３１ａ、３
１ｂ、ドレイン２１用のコンタクトホール３２ａ、３２
ｂ、ゲート２４用のコンタクトホール３３ａ、３３ｂ、
ソース２５用のコンタクトボール３１ｃを形成し、続い
て同図（Ｆ）において、第１ ＦＥＴのゲート電極３５
ａ、３５、第２ＦＥＴのゲート電極３６ａ、３６ｂ、’
／−ス電極３７．ドレイン電極３８ａ、３８ｂを形成し
、本発明装置の製造を終了する。第３図は平面図を示し
、同図中、第２図と同一部分には同一番号を付す（第２
図（Ｆ）は第３図中■−■線に沿った断面図を示してい
る）。
このように、第２図より明らかな如く、本発明装置は第
１ ＦＥＴ （ゲートは２３ａ、２３ｂで、ゲート電極
３５ａは）７ゲートを構成する一方の入力端子となる）
及び第２ＦＥＴ （ゲートは２４で、ゲート電極３６ａ
はノアゲートを構成する他方の入力端子となる）を基板
２０に対して縦方向に並設した構成としている。従って
、第６図に示す横方向に並設した従来装置に比して全体
として小さな面積で済み、高集積化が可能である。
１ ＦＥＴ （ゲートは２３ａ、２３ｂで、ゲート電極
３５ａは）７ゲートを構成する一方の入力端子となる）
及び第２ＦＥＴ （ゲートは２４で、ゲート電極３６ａ
はノアゲートを構成する他方の入力端子となる）を基板
２０に対して縦方向に並設した構成としている。従って
、第６図に示す横方向に並設した従来装置に比して全体
として小さな面積で済み、高集積化が可能である。
次に、本発明装置の動作について説明する。第２図（Ｆ
）において、第１ ＦＥＴのゲート電極３５ａ、３５ｂ
、第２ＦＥＴのゲート電極３６ａ。
）において、第１ ＦＥＴのゲート電極３５ａ、３５ｂ
、第２ＦＥＴのゲート電極３６ａ。
３６ｂともに電圧を印加しない状態（つまり、ノアゲー
トの２つの入力端子はＬレベル）では、ゲート２３ａ、
２３ｂ、２４の周囲に空乏層は形成されず、これにより
、ソース電極３７からの電流は基板２０を介してドレイ
ン２１に達してトレイン電ｆｆ１３８ａ、３８ｂより取
り出される（出力オン状態）。
トの２つの入力端子はＬレベル）では、ゲート２３ａ、
２３ｂ、２４の周囲に空乏層は形成されず、これにより
、ソース電極３７からの電流は基板２０を介してドレイ
ン２１に達してトレイン電ｆｆ１３８ａ、３８ｂより取
り出される（出力オン状態）。
一方、例えば第１ ＦＥＴのゲート電極３５ａ。
３５ｂに例えば−５Ｖの電圧を印加した状態（つまり、
ノアゲートの一方の入力端子がＨレベル）では、ゲート
２３ａ、２３ｂの周囲に空乏層が形成され、これにより
、第２ＦＥＴのゲート電極３６ａ、３６ｂの電圧の印加
、非印加に関係なく、ソース電極３７からの電流はこの
空乏層に遮られてドレイン２１に達せず、ドレイン電極
３８ａ。
ノアゲートの一方の入力端子がＨレベル）では、ゲート
２３ａ、２３ｂの周囲に空乏層が形成され、これにより
、第２ＦＥＴのゲート電極３６ａ、３６ｂの電圧の印加
、非印加に関係なく、ソース電極３７からの電流はこの
空乏層に遮られてドレイン２１に達せず、ドレイン電極
３８ａ。
３８ｂから電流は取り出されない（出力オフ状態）。こ
れと同様に、第２ＦＥＴのゲート電極３６ａ、３６ｂに
例えば−５Ｖの電圧を印加した状態（つまり、ノアゲー
トの他方の入力端子がＨレベル）では、ゲート２４の周
囲に空乏層が形成され、これにより、第１ ＦＥＴのグ
ー１〜電極３５ａ。
れと同様に、第２ＦＥＴのゲート電極３６ａ、３６ｂに
例えば−５Ｖの電圧を印加した状態（つまり、ノアゲー
トの他方の入力端子がＨレベル）では、ゲート２４の周
囲に空乏層が形成され、これにより、第１ ＦＥＴのグ
ー１〜電極３５ａ。
３５ｂの電圧の印加、非印加に関係なく、ソース電極３
７からの電流はこの空乏層に遮られてドレイン２１に達
せず、ドレイン電極３８ａ、３８ｂから電流は取り出さ
れない（出力オフ状態）。
７からの電流はこの空乏層に遮られてドレイン２１に達
せず、ドレイン電極３８ａ、３８ｂから電流は取り出さ
れない（出力オフ状態）。
第１ ＦＥＴのゲート電極３５ａ、３５ｂ及び第２ＦＥ
Ｔのゲート電極３６ａ、３６ｂともに電圧を印加した状
態（つまり、ノアゲートの２つの入力端子がＨレベル）
では、ゲート２３ａ、２３ｂ。
Ｔのゲート電極３６ａ、３６ｂともに電圧を印加した状
態（つまり、ノアゲートの２つの入力端子がＨレベル）
では、ゲート２３ａ、２３ｂ。
２４の周囲に空乏層が形成され、電流は取り出されない
（出力オフ状態）。以上、ノアゲートの動作となる。
（出力オフ状態）。以上、ノアゲートの動作となる。
上記実施例は２つのＪＦＥＴを用いた構成であるが、こ
れに限定されるものではなく、３つ以上のＪＦＥＴを用
いた構成にも同様に適用できる。
れに限定されるものではなく、３つ以上のＪＦＥＴを用
いた構成にも同様に適用できる。
この場合、ゲート２３ａ、２３ｂとゲート２４との組を
基板２０に対して繰り返し並設し、その上下両側にソー
ス、ドレインを配置する。
基板２０に対して繰り返し並設し、その上下両側にソー
ス、ドレインを配置する。
又、上記実施例はＰ型のゲートに対して負電圧を印加す
る構成であるが、ｎ型のゲートを形成して正電圧を印加
するようにしてもよい。
る構成であるが、ｎ型のゲートを形成して正電圧を印加
するようにしてもよい。
以上説明した如く、本発明によれば、複数のＪＦＥＴを
横方向に並設して接合した従来装置に比して全体として
小さな面積で済み、高集積化が可能である。
横方向に並設して接合した従来装置に比して全体として
小さな面積で済み、高集積化が可能である。
第１図は本発明の原理図、
第２図は本発明の一実施例の製造工程図、第３図は本発
明装置の平面図、 第４図は従来のＪＦＥＴの断面図、 第５図はＪ ＦＥＴを用いたノアゲートの回路図、第６
図は従来のノアゲートの断面図である。 ３８ａ、３８ｂはドレイン電極、 ４０＋ 、４０２は複数のＪＦＥＴ１ ４１１はこの一のＪＦＥＴのゲート、 ４１２は他のＪＦＥＴのゲート、 ４２は基板を示す。 図において、 ２０はシリコン基板、 ２１．４４はドレイン、 ２２．４５はマスク、 ２２ａ、４５ａは開口部、 ２３ａ、２３ｂはＩＩＪＦＥＴ（７）ゲート、２４は第
２ＪＦＥＴのゲート、 ２５．４３はソース、 ２８ａ、２８ｂは素子分離用不純物領域、２９ａ、２９
ｂは絶縁膜、 ３０は保護模、 ３５ａ、３５ｂは第１ＪＦＥＴのゲート電極、３６ａ、
３６ｂは第２ＪＦＥＴｆ７）ゲート電極、３７はソース
電極、
明装置の平面図、 第４図は従来のＪＦＥＴの断面図、 第５図はＪ ＦＥＴを用いたノアゲートの回路図、第６
図は従来のノアゲートの断面図である。 ３８ａ、３８ｂはドレイン電極、 ４０＋ 、４０２は複数のＪＦＥＴ１ ４１１はこの一のＪＦＥＴのゲート、 ４１２は他のＪＦＥＴのゲート、 ４２は基板を示す。 図において、 ２０はシリコン基板、 ２１．４４はドレイン、 ２２．４５はマスク、 ２２ａ、４５ａは開口部、 ２３ａ、２３ｂはＩＩＪＦＥＴ（７）ゲート、２４は第
２ＪＦＥＴのゲート、 ２５．４３はソース、 ２８ａ、２８ｂは素子分離用不純物領域、２９ａ、２９
ｂは絶縁膜、 ３０は保護模、 ３５ａ、３５ｂは第１ＪＦＥＴのゲート電極、３６ａ、
３６ｂは第２ＪＦＥＴｆ７）ゲート電極、３７はソース
電極、
Claims (3)
- （１）複数の接合型電界効果トランジスタ（４０＿１、
４０＿２、…）を、その夫々のゲート領域（４１＿１、
４１＿２、…）を基板（４２）に対して垂直方向に並設
することにより直列に接合し、 ソース領域（４３）及びドレイン領域（４４）を上記ゲ
ート領域（４１＿１、４１＿２、…）の上下両側に配置
してなることを特徴とする半導体装置。 - （２）複数の接合型電界効果トランジスタ（４０＿１、
４０＿２、…）を、その夫々のゲート領域（４１＿１、
４１＿２、…）を基板（４２）に対して垂直方向に並設
することにより直列に接合し、 ソース領域（４３）及びドレイン領域（４４）を上記ゲ
ート領域（４１＿１、４１＿２、…）の上下両側に配置
してなる半導体装置を製造するに際し、 開口部（４５ａ）を設けられたマスク（４５）を用い、
イオン注入により、マスク（４５）直下の基板（４２）
中に一の接合型電界効果トランジスタのゲート領域（４
１＿１、…）を形成すると同時に、該開口部（４５ａ）
直下の基板（４２）中に他の接合型電界効果トランジス
タのゲート領域（４１＿２、…）を形成する工程と、上
記マスク（４５）を用い、イオン注入により、上記開口
部（４５ａ）直下の基板（４２）中にソース領域（４３
）を形成する工程とを含むことを特徴とする半導体装置
の製造方法。 - （３）複数の接合型電界効果トランジスタ（４０＿１、
４０＿２、…）を、その夫々のゲート領域（４１＿１、
４１＿２、…）を基板（４２）に対して垂直方向に並設
することにより直列に接合し、 ソース領域（４３）及びドレイン領域（４４）を上記ゲ
ート領域（４１＿１、４１＿２、…）の上下両側に配置
してなる半導体装置を製造するに際し、 開口部（４５ａ）を設けられたマスク（４５）を用い、
上記基板（４２）の法線方向に対して所定角度をつけら
れたイオン注入により、マスク（４５）直下の基板（４
２）中に一の接合型電界効果トランジスタのゲート領域
（４１＿１、…）を形成する工程と、 上記マスク（４５）を用い、イオン注入により、上記開
口部（４５ａ）直下の基板（４２）中に他の接合型電界
効果トランジスタのゲート領域（４１＿２、…）を形成
する工程と、 上記マスク（４５）を用い、イオン注入により、上記開
口部（４５ａ）直下の基板（４２）中にソース領域（４
３）を形成する工程とを含むことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63211284A JPH0258839A (ja) | 1988-08-25 | 1988-08-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63211284A JPH0258839A (ja) | 1988-08-25 | 1988-08-25 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0258839A true JPH0258839A (ja) | 1990-02-28 |
Family
ID=16603385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63211284A Pending JPH0258839A (ja) | 1988-08-25 | 1988-08-25 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0258839A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6208065B1 (en) | 1998-04-15 | 2001-03-27 | Minolta Co., Ltd. | Piezoelectric transducer and actuator using said piezoelectric transducer |
| US6545395B2 (en) | 2000-02-17 | 2003-04-08 | Minolta Co., Ltd. | Piezoelectric conversion element having an electroded surface with a non-electrode surface portion at an end thereof |
-
1988
- 1988-08-25 JP JP63211284A patent/JPH0258839A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6208065B1 (en) | 1998-04-15 | 2001-03-27 | Minolta Co., Ltd. | Piezoelectric transducer and actuator using said piezoelectric transducer |
| US6545395B2 (en) | 2000-02-17 | 2003-04-08 | Minolta Co., Ltd. | Piezoelectric conversion element having an electroded surface with a non-electrode surface portion at an end thereof |
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