JPH0258852A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0258852A JPH0258852A JP63211204A JP21120488A JPH0258852A JP H0258852 A JPH0258852 A JP H0258852A JP 63211204 A JP63211204 A JP 63211204A JP 21120488 A JP21120488 A JP 21120488A JP H0258852 A JPH0258852 A JP H0258852A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- transistor unit
- terminal side
- input terminal
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5445—Dispositions of bond wires being orthogonal to a side surface of the chip, e.g. parallel arrangements
Landscapes
- Bipolar Transistors (AREA)
- Wire Bonding (AREA)
- Microwave Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高周波高出力バイポーラトランジスタの構造
に関し、特にトランジスタチップの接地用ポンディング
パットと接地用ボンディングワイヤー、並びに、接地用
ボンディングパッドとトランジスタ基板間に存在する絶
縁膜の膜厚に関するものである。
に関し、特にトランジスタチップの接地用ポンディング
パットと接地用ボンディングワイヤー、並びに、接地用
ボンディングパッドとトランジスタ基板間に存在する絶
縁膜の膜厚に関するものである。
動作周波数１００ＭＨｚ以上、出力電力ＩＷ以上の高周
波高出力バイポーラトランジスタにおいては、トランジ
スタを適切なエミッタ周囲長を持つトランジスタユニッ
ト群に分割し、各トランジスタユニットを配線パターン
により並列接続することにより構成している。トランジ
スタユニット群に分割することにより、熱抵抗を下げ、
電流の集中を妨げ、各トランジスタユニットを均一に動
作されることにより、高出力化をはかっている。
波高出力バイポーラトランジスタにおいては、トランジ
スタを適切なエミッタ周囲長を持つトランジスタユニッ
ト群に分割し、各トランジスタユニットを配線パターン
により並列接続することにより構成している。トランジ
スタユニット群に分割することにより、熱抵抗を下げ、
電流の集中を妨げ、各トランジスタユニットを均一に動
作されることにより、高出力化をはかっている。
一般に分割されたトランジスタユニット群は、トランジ
スタ容器の入力端子と出力端子を結ぶ線に対して垂直の
方向に一列に並んで配置されている。より一層の高出力
化を図るために、トランジスタユニット数を増やしてい
くと、入出力端子に垂直な方向の長さが長くなり、トラ
ンジスタ容器の問題や、入出力電力の分配、合成方法の
問題がでてくる。又、１つのトランジスタユニットを入
出力端子の方向へ大きくすることも、トランジスタユニ
ット内の高周波電流の均一性のため限界がある。そこで
、トランジスタユニット群を２列以上並べることが行な
われている。
スタ容器の入力端子と出力端子を結ぶ線に対して垂直の
方向に一列に並んで配置されている。より一層の高出力
化を図るために、トランジスタユニット数を増やしてい
くと、入出力端子に垂直な方向の長さが長くなり、トラ
ンジスタ容器の問題や、入出力電力の分配、合成方法の
問題がでてくる。又、１つのトランジスタユニットを入
出力端子の方向へ大きくすることも、トランジスタユニ
ット内の高周波電流の均一性のため限界がある。そこで
、トランジスタユニット群を２列以上並べることが行な
われている。
以下、トランジスタチップ内で、トランジスタユニット
群が２列に形成された、ペース接地型トランジスタを例
に挙げ、図面を用いて、その構造を説明していく。
群が２列に形成された、ペース接地型トランジスタを例
に挙げ、図面を用いて、その構造を説明していく。
一般にベース接地型トランジスタの容器は、第４図に示
す様に金属導体１上にベリリア等による絶縁体２が固着
され、この絶縁体２上に電気的に独立している４つのメ
タライズ部、３，４，５゜６が形成されている。このう
ちメタライズ部３は、金属導体１に側面メタライズ又は
スルーホールにより電気的に接続されるが図では省略し
である。
す様に金属導体１上にベリリア等による絶縁体２が固着
され、この絶縁体２上に電気的に独立している４つのメ
タライズ部、３，４，５゜６が形成されている。このう
ちメタライズ部３は、金属導体１に側面メタライズ又は
スルーホールにより電気的に接続されるが図では省略し
である。
トランジスタチップ９はメタライズ部４に搭載され、メ
タライズ部６に固着された出力端子８とボンディングワ
イヤー１０により電気的に接続されている。メタライズ
部４上にこのボンディングワイヤー１０のポンディング
する場所をとるために、トランジスタチップ９は、一般
に、入力端子側に寄せて搭載されている。一方トランジ
スタの接地は、トランジスタチップ上の２列のペースボ
ンディングパッド群１２ａ、１２ｂより、ペースボンデ
ィングワイヤー１４ ａ、 １４ ｂにより、メタラ
イズ部３に接続されている。又、入力端子となるトラン
ジスタチップ内のエミッタボンディングパッドは、２列
のトランジスタユニット群の間に形成され、両トランジ
スタユニット群と配線パターンで接続されており、ボン
ディングワイヤー１５によりインピーダンス整合用コン
デンサー１６を介し、メタライズ部５に固着された入力
端子７と電気的に接続されている。
タライズ部６に固着された出力端子８とボンディングワ
イヤー１０により電気的に接続されている。メタライズ
部４上にこのボンディングワイヤー１０のポンディング
する場所をとるために、トランジスタチップ９は、一般
に、入力端子側に寄せて搭載されている。一方トランジ
スタの接地は、トランジスタチップ上の２列のペースボ
ンディングパッド群１２ａ、１２ｂより、ペースボンデ
ィングワイヤー１４ ａ、 １４ ｂにより、メタラ
イズ部３に接続されている。又、入力端子となるトラン
ジスタチップ内のエミッタボンディングパッドは、２列
のトランジスタユニット群の間に形成され、両トランジ
スタユニット群と配線パターンで接続されており、ボン
ディングワイヤー１５によりインピーダンス整合用コン
デンサー１６を介し、メタライズ部５に固着された入力
端子７と電気的に接続されている。
上述の様に従来のトランジスタにおいては、トランジス
タチップが入力端子側によせて搭載されているため、出
力端子側の列のペースボンディングパッドからのペース
ボンディングワイヤーの長さは、入力端子側のペースボ
ンディングパッドかラノペースボンディングワイヤーの
長さに比へ長くなっていた。即ち、出力端子側のトラン
ジスタユニット群に対する接地インダクタンスが入力端
子側のトランジスタユニット群に対するものより大きく
なっていた。接地インダクタンスは電力利得の低下を引
き起こし、回路の広帯域化を妨げるため小さいことが望
ましく、ペースボンディングワイヤーは一般に短いこと
が望ましい。しかし従来の構造では、上述の様に２つの
列のトランジスタユニット群に対する接地インダクタン
スの値が異なり、その均一動作を妨げ、高周波特性を劣
化させていた。
タチップが入力端子側によせて搭載されているため、出
力端子側の列のペースボンディングパッドからのペース
ボンディングワイヤーの長さは、入力端子側のペースボ
ンディングパッドかラノペースボンディングワイヤーの
長さに比へ長くなっていた。即ち、出力端子側のトラン
ジスタユニット群に対する接地インダクタンスが入力端
子側のトランジスタユニット群に対するものより大きく
なっていた。接地インダクタンスは電力利得の低下を引
き起こし、回路の広帯域化を妨げるため小さいことが望
ましく、ペースボンディングワイヤーは一般に短いこと
が望ましい。しかし従来の構造では、上述の様に２つの
列のトランジスタユニット群に対する接地インダクタン
スの値が異なり、その均一動作を妨げ、高周波特性を劣
化させていた。
本発明によるトランジスタは、出力端子側のトランジス
タユニット群に対するペースボンディングパッドの数が
入力端子側のトランジスタユニット群に対するペースボ
ンディングパッドの数より多く、かつペースボンディン
グパッドとＳｉ基板間に存在する絶縁膜の厚さがペース
ボンディングパッドの数の比に応じて、出力端子側のペ
ースボンディングパッドの方が厚くなっているという特
徴を有している。
タユニット群に対するペースボンディングパッドの数が
入力端子側のトランジスタユニット群に対するペースボ
ンディングパッドの数より多く、かつペースボンディン
グパッドとＳｉ基板間に存在する絶縁膜の厚さがペース
ボンディングパッドの数の比に応じて、出力端子側のペ
ースボンディングパッドの方が厚くなっているという特
徴を有している。
次に本発明について図面を用いて説明する。
第１図は本発明の実施例１トランジスタ斜視図である。
第２図は実施例１のトランジスタチップ平面図である。
金属導体１上にベリリア等からなる絶縁体２が固着され
、この絶縁体２上に電気的に独立している４つのメタラ
イズ部、３，４゜５，６が形成されている。メタライズ
部３は金属導体１に側面メタライズ又はスルーホールに
より電気的に接続されるが図では省略しである。メタラ
イズ部５には入力端子７が、メタライズ部６には出力端
子８がそれぞれ固着され、トランジスタチップ９は、メ
タライズ部４の入力端子側に寄せて搭載されている。メ
タライズ部４の出力端子側よりボンディングワイヤー１
０が、出力端子８まで張られ、双方の電気的接続をなし
ている。トランジスタチップ９上には、入、出力端子を
結ぶ様に対し垂直の方向に２つの列をつくるトランジス
タユニット群１１ａ、ｌｌｂがあり、各々の外方に各々
１列のペースボンディングパッド１２ａ。
、この絶縁体２上に電気的に独立している４つのメタラ
イズ部、３，４゜５，６が形成されている。メタライズ
部３は金属導体１に側面メタライズ又はスルーホールに
より電気的に接続されるが図では省略しである。メタラ
イズ部５には入力端子７が、メタライズ部６には出力端
子８がそれぞれ固着され、トランジスタチップ９は、メ
タライズ部４の入力端子側に寄せて搭載されている。メ
タライズ部４の出力端子側よりボンディングワイヤー１
０が、出力端子８まで張られ、双方の電気的接続をなし
ている。トランジスタチップ９上には、入、出力端子を
結ぶ様に対し垂直の方向に２つの列をつくるトランジス
タユニット群１１ａ、ｌｌｂがあり、各々の外方に各々
１列のペースボンディングパッド１２ａ。
１２ｂがある。又、トランジスタユニット群１１ａ。
１１ｂの間には、−列のエミッタボンディングパッド１
３がある。ペースボンディングパッド１２ａ、１２ｂか
らはペースボンディングワイヤー１４ａ、１４ｂがメタ
ライズ部３に配線されている。トランジスタチップ９が
入力端子側に寄ってい゛るためにペースボンディングワ
イヤー１４ｂの長さはペースボンディングワイヤー１４
ａの長さより長くなっている。そこで出力端不側のペー
スボンディングパッド１２ｂの数を増やしてやることに
よりペースボンディングワイヤー１４ｂの数を増やせば
、ペースボンディングワイヤー１４＆によるインダクタ
ンスとボンディングワイヤー１４ｂによるインダクタン
スを等しいものに近づけていることができる。たとえば
ボンディングワイヤーの長さが長さが３０％程度異なる
場合は、ワイヤーの数を２倍程度にすると相互インダク
タンスの影響があるため、インダクタンスは等しいもの
に近づく。
３がある。ペースボンディングパッド１２ａ、１２ｂか
らはペースボンディングワイヤー１４ａ、１４ｂがメタ
ライズ部３に配線されている。トランジスタチップ９が
入力端子側に寄ってい゛るためにペースボンディングワ
イヤー１４ｂの長さはペースボンディングワイヤー１４
ａの長さより長くなっている。そこで出力端不側のペー
スボンディングパッド１２ｂの数を増やしてやることに
よりペースボンディングワイヤー１４ｂの数を増やせば
、ペースボンディングワイヤー１４＆によるインダクタ
ンスとボンディングワイヤー１４ｂによるインダクタン
スを等しいものに近づけていることができる。たとえば
ボンディングワイヤーの長さが長さが３０％程度異なる
場合は、ワイヤーの数を２倍程度にすると相互インダク
タンスの影響があるため、インダクタンスは等しいもの
に近づく。
一方エミッタボンディングパッド１３はエミッタボンデ
ィングワイヤー１５により、インピーダンス整合用コン
デンサー１６を介して入力端子７と電気的に接続さ九て
いる。
ィングワイヤー１５により、インピーダンス整合用コン
デンサー１６を介して入力端子７と電気的に接続さ九て
いる。
ところで、出力寄生容量となるコレクターベース間寄生
容量は小さいことが望ましく、例えば、ＩＧＨｚのトラ
ンジスタではエミッタ周囲長１ ｍｍ当り、０．１ｐＦ
程度以下であることが望ましい。
容量は小さいことが望ましく、例えば、ＩＧＨｚのトラ
ンジスタではエミッタ周囲長１ ｍｍ当り、０．１ｐＦ
程度以下であることが望ましい。
Ｓｉ基板をコレクタとして用いる場合、このコレクター
ベース間寄生容量はペースボンディングパッドの面積に
比例し、Ｓｉ基板とペースボンディングパッド間に存在
する酸化膜等の絶縁膜の膜厚に反比例する。この絶縁膜
はたとえば１μｍ程度の酸化膜を通常の選択酸化法によ
り形成されるが、ペースポンディングパラ）１２ｂは、
面積が１２ａより大きくなるため本発明ではこのペース
ボンディングパッド部に厚い絶縁膜１７を設けることを
特徴としている。この絶縁膜１７はたとえば通常の酸化
膜気相成長法と、ホトレジストをマスクにした酸化膜エ
ツチング工程により選択的に１〜２μｍの厚さの酸化膜
が形成できる。第２図に実施例１のトランジスタチップ
平面図を示す。
ベース間寄生容量はペースボンディングパッドの面積に
比例し、Ｓｉ基板とペースボンディングパッド間に存在
する酸化膜等の絶縁膜の膜厚に反比例する。この絶縁膜
はたとえば１μｍ程度の酸化膜を通常の選択酸化法によ
り形成されるが、ペースポンディングパラ）１２ｂは、
面積が１２ａより大きくなるため本発明ではこのペース
ボンディングパッド部に厚い絶縁膜１７を設けることを
特徴としている。この絶縁膜１７はたとえば通常の酸化
膜気相成長法と、ホトレジストをマスクにした酸化膜エ
ツチング工程により選択的に１〜２μｍの厚さの酸化膜
が形成できる。第２図に実施例１のトランジスタチップ
平面図を示す。
第３図は本発明の実施例２のトランジスタチップ平面図
である。
である。
第３図に示した様に、トランジスタチップ内にトランジ
スタユニットが２つ人、出力端子方向に並んで形成され
たトランジスタであっても構わない。
スタユニットが２つ人、出力端子方向に並んで形成され
たトランジスタであっても構わない。
以上ペース接地型トランジスタについて述べてきたが、
他の接地型のトランジスタ、例えば、エミッタ接地型ト
ランジスタのエミッタボンディングパッドと、エミッタ
ボンディングパッド部の絶縁膜の膜厚についても同様で
あることは言うまでもない。
他の接地型のトランジスタ、例えば、エミッタ接地型ト
ランジスタのエミッタボンディングパッドと、エミッタ
ボンディングパッド部の絶縁膜の膜厚についても同様で
あることは言うまでもない。
又、金属導体上全面が絶縁体におおわれている場合につ
いて述べたが、トランジスタチップを搭載する部分の下
と、入力端子、並びに出力端子の下が絶縁体におおわれ
ている容器においても同様であることは言うまでもない
。
いて述べたが、トランジスタチップを搭載する部分の下
と、入力端子、並びに出力端子の下が絶縁体におおわれ
ている容器においても同様であることは言うまでもない
。
以上説明したように本発明はペースボンディングパッド
の数を増やし、かつその下地の絶縁膜膜厚を厚くするこ
とによって、２列に配置されたトランジスタユニット群
双方の接地インダクタンス、並びに出力寄生容量を同程
度にすることができ、双方のトランジスタユニット群の
均一動作を可能とし、トランジスタの電力利得向上と広
帯域化を実現する効果がある。
の数を増やし、かつその下地の絶縁膜膜厚を厚くするこ
とによって、２列に配置されたトランジスタユニット群
双方の接地インダクタンス、並びに出力寄生容量を同程
度にすることができ、双方のトランジスタユニット群の
均一動作を可能とし、トランジスタの電力利得向上と広
帯域化を実現する効果がある。
第１図は本発明による実施例１のトランジスタの斜視図
である。第２図は本発明による実施例１のトランジスタ
チップの平面図である。第３図は本発明による実施例２
のトランジスタチップの平面図である。第４図は従来構
造のトランジスタの斜視図である。第１〜第４図におい
て、１・・・・・・金属導体、２・・・・・・絶縁体、
３，４，５゜６・・・・・・メタライズ部、７・・・・
・・入力端子、８・・・・・・出力端子、９・・・・・
・トランジスタチップ、１０・・・・・・ボンディング
ワイヤー １１ａ、ｌｌｂ・・・・・・トランジスタユ
ニット、１２ａ、１２ｂ・・・・・・ペースボンディン
グパッド、１３・・・・・・エミ、タポンディングパッ
Ｆ、１６・・・・・・コンデンサー １７・・・・・・
ペースポンディングバッド部の厚い絶縁膜、１４ａ。 １４ｂ・・・・・・ペースボンディングワイヤー １５
・・・・・・エミッタポ、ンディングワイヤー 代理人 弁理士 内 原 音
である。第２図は本発明による実施例１のトランジスタ
チップの平面図である。第３図は本発明による実施例２
のトランジスタチップの平面図である。第４図は従来構
造のトランジスタの斜視図である。第１〜第４図におい
て、１・・・・・・金属導体、２・・・・・・絶縁体、
３，４，５゜６・・・・・・メタライズ部、７・・・・
・・入力端子、８・・・・・・出力端子、９・・・・・
・トランジスタチップ、１０・・・・・・ボンディング
ワイヤー １１ａ、ｌｌｂ・・・・・・トランジスタユ
ニット、１２ａ、１２ｂ・・・・・・ペースボンディン
グパッド、１３・・・・・・エミ、タポンディングパッ
Ｆ、１６・・・・・・コンデンサー １７・・・・・・
ペースポンディングバッド部の厚い絶縁膜、１４ａ。 １４ｂ・・・・・・ペースボンディングワイヤー １５
・・・・・・エミッタポ、ンディングワイヤー 代理人 弁理士 内 原 音
Claims (1)
- トランジスタチップ上にトランジスタ容器の入力端子と
出力端子を結ぶ線に対して垂直の方向に２列に並んだト
ランジスタユニット群（若しくはトランジスタユニット
）をもち、該２列に並んだトランジスタユニット群の間
に２つのトランジスタユニット群共通の入力端子用ボン
ディングパッドを有し、該２列に並んだトランジスタユ
ニット群のそれぞれ外方にそれぞれの接地用ボンディン
グパッドを有しているトランジスタにおいて、出力端子
側のトランジスタユニット群に対する接地用ボンディン
グパッドの数を入力端子側のトランジスタユニット群に
対する接地用ボンディングパッドの数より多くすること
により出力端子側のトランジスタユニット群に対する接
地用ボンディングワイヤーの本数を入力端子側のトラン
ジスタユニット群に対する接地用ボンディングワイヤー
の本数より多くし、かつ、出力端子側のトランジスタユ
ニット群に対する接地用ボンディングパッドとトランジ
スタ基板間に厚い絶縁膜が設けられていることを特徴と
した半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63211204A JPH0258852A (ja) | 1988-08-24 | 1988-08-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63211204A JPH0258852A (ja) | 1988-08-24 | 1988-08-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0258852A true JPH0258852A (ja) | 1990-02-28 |
Family
ID=16602077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63211204A Pending JPH0258852A (ja) | 1988-08-24 | 1988-08-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0258852A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05275943A (ja) * | 1992-01-29 | 1993-10-22 | General Electric Co <Ge> | 高周波で動作する多数の並列結合されたデバイスのための低インダクタンスパッケージ |
-
1988
- 1988-08-24 JP JP63211204A patent/JPH0258852A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05275943A (ja) * | 1992-01-29 | 1993-10-22 | General Electric Co <Ge> | 高周波で動作する多数の並列結合されたデバイスのための低インダクタンスパッケージ |
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