JPH0834285B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0834285B2 JPH0834285B2 JP2027618A JP2761890A JPH0834285B2 JP H0834285 B2 JPH0834285 B2 JP H0834285B2 JP 2027618 A JP2027618 A JP 2027618A JP 2761890 A JP2761890 A JP 2761890A JP H0834285 B2 JPH0834285 B2 JP H0834285B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- metallization
- collector
- chips
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/547—Dispositions of multiple bond wires
- H10W72/5473—Dispositions of multiple bond wires multiple bond wires connected to a common bond pad
Landscapes
- Wire Bonding (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関するものである。
動作周波数100MHz以上，出力電力1W以上の高周波高出
力トランジスタにおいては、入力インピーダンスが低
く、外部回路とのインピーダンス整合がとにりくいた
め、半導体容器内部にボンディングワイヤーによるイン
ダクタンスと、コンデンサチップによるキャパシタンス
を用いてπ型のＬ−Ｃ内部整合回路を設け、インピーダ
ンス整合を行ない、トランジスタチップ本体の特性を外
部にひき出している。
力トランジスタにおいては、入力インピーダンスが低
く、外部回路とのインピーダンス整合がとにりくいた
め、半導体容器内部にボンディングワイヤーによるイン
ダクタンスと、コンデンサチップによるキャパシタンス
を用いてπ型のＬ−Ｃ内部整合回路を設け、インピーダ
ンス整合を行ない、トランジスタチップ本体の特性を外
部にひき出している。
トランジスタチップが複数個ある場合は、各々に接続
されるインダクタンスとキャパシタンスの値、即ち、ボ
ンディング線の長さとコンデンサチップの容量値を等し
くしてやることにより、トランジスタチップ間の位相ず
れを抑えて各トランジスタチップを均一に動作させてや
ることにより、高周波特性を向上させている。
されるインダクタンスとキャパシタンスの値、即ち、ボ
ンディング線の長さとコンデンサチップの容量値を等し
くしてやることにより、トランジスタチップ間の位相ず
れを抑えて各トランジスタチップを均一に動作させてや
ることにより、高周波特性を向上させている。
各トランジスタチップに対するボンディング線の長さ
を一定にする為に、従来、この種のトランジスタにおい
ては、トランジスタチップ及びコンデンサチップを非直
線状に配置していた。以下、図面を用いて説明してい
く。
を一定にする為に、従来、この種のトランジスタにおい
ては、トランジスタチップ及びコンデンサチップを非直
線状に配置していた。以下、図面を用いて説明してい
く。
第３図は、従来技術によるトランジスタの平面図であ
る。第３図において１はベリリアからなる絶縁体基板で
あり、この絶縁体基板１上には、電気的に独立している
コレクタ用メタライズ２と接地用メタライズ３が形成さ
れでいる。コレクタ用メタライズ２上にはトランジスタ
チップ4a〜4cが搭載され、トランジスタチップ上には、
エミッタ電極5a〜5c並びにベース電極6a〜6cが形成さ
れ、エミッタ電極5a〜5cは入力ワイヤー7a〜7cにより、
接地用メタライズ３上に搭載されたコンデンサチップ8a
〜8cを介して入力リード９に接続されている。又、ベー
ス電極6a〜6cは接地ワイヤー10a〜10cにより接地用メタ
ライズ３に接続されている。一方コレクタは、コレクタ
用メタライズ２より出力ワイヤー11a〜11cにより出力リ
ード12に接続されている。第３図に示す様に、入力リー
ドからコンデンサチップ及びコンデンサチップからトラ
ンジスタチップ間の入力ワイヤー7a〜7cの長さが等しく
なる様に、コンデンサチップ及びトランジスタチップは
非直線状に配置されている。この従来技術のトランジス
タは、昭和63年７月に公開された特開昭63−177436号に
示されている。
る。第３図において１はベリリアからなる絶縁体基板で
あり、この絶縁体基板１上には、電気的に独立している
コレクタ用メタライズ２と接地用メタライズ３が形成さ
れでいる。コレクタ用メタライズ２上にはトランジスタ
チップ4a〜4cが搭載され、トランジスタチップ上には、
エミッタ電極5a〜5c並びにベース電極6a〜6cが形成さ
れ、エミッタ電極5a〜5cは入力ワイヤー7a〜7cにより、
接地用メタライズ３上に搭載されたコンデンサチップ8a
〜8cを介して入力リード９に接続されている。又、ベー
ス電極6a〜6cは接地ワイヤー10a〜10cにより接地用メタ
ライズ３に接続されている。一方コレクタは、コレクタ
用メタライズ２より出力ワイヤー11a〜11cにより出力リ
ード12に接続されている。第３図に示す様に、入力リー
ドからコンデンサチップ及びコンデンサチップからトラ
ンジスタチップ間の入力ワイヤー7a〜7cの長さが等しく
なる様に、コンデンサチップ及びトランジスタチップは
非直線状に配置されている。この従来技術のトランジス
タは、昭和63年７月に公開された特開昭63−177436号に
示されている。
上述した従来技術によるトランジスタはコレクタ用メ
タライズが矩形状であり、かつ、その上にトランジスタ
チップを非直線状に搭載する為に、コレクタ用メタライ
ズの幅は必要以上に広くなっているので、接地ワイヤー
が長くなるという欠点がある。接地ワイヤーが長くなる
ということは接地インダクタンスが増加するということ
であり、これはトランジスタの電力利得の低下につなが
るという問題が生じていた。
タライズが矩形状であり、かつ、その上にトランジスタ
チップを非直線状に搭載する為に、コレクタ用メタライ
ズの幅は必要以上に広くなっているので、接地ワイヤー
が長くなるという欠点がある。接地ワイヤーが長くなる
ということは接地インダクタンスが増加するということ
であり、これはトランジスタの電力利得の低下につなが
るという問題が生じていた。
本発明による半導体装置は、入出力リードを有する絶
縁体基板上に、互いに電気的に独立したコレクタ用メタ
ライズと接地用メタライズが形成され、コレクタ用メタ
ライズ上には複数個のトランジスタチップが非直線状に
搭載されている高周波高出力トランジスタにおいて、コ
レクタ用メタライズが階段状、若しくは非直線状に弓な
りに形成されているという特徴を有している。
縁体基板上に、互いに電気的に独立したコレクタ用メタ
ライズと接地用メタライズが形成され、コレクタ用メタ
ライズ上には複数個のトランジスタチップが非直線状に
搭載されている高周波高出力トランジスタにおいて、コ
レクタ用メタライズが階段状、若しくは非直線状に弓な
りに形成されているという特徴を有している。
第１図は本発明の一実施例の平面図である。
ベリリア（若しくはチッ化アルミニウム等）からなる
絶縁体基板１上に電気的に独立しているコレクタ用メタ
ライズ２と接地用メタライズ３が形成され、コレクタ用
メタライズ２上にはトランジスタチップ4a〜4cが搭載さ
れ、トランジスタチップ上にはエミッタ電極5a〜5c並び
にベース電極6a〜6cが形成され、エミッタ電極5a〜5c
は、入力ワイヤー7a〜7cにより、接地用メタライズ３上
に搭載されたコンデンサチップ8a〜8cを介して入力リー
ド９に接続されている。又、ベース電極6a〜6cには接地
ワイヤー10a〜10cにより接地用メタライズ３に接続され
ている。一方コレクタはコレクタ用メタライズ２より出
力ワイヤー11a〜11cにより出力リード12に接続されてい
る。
絶縁体基板１上に電気的に独立しているコレクタ用メタ
ライズ２と接地用メタライズ３が形成され、コレクタ用
メタライズ２上にはトランジスタチップ4a〜4cが搭載さ
れ、トランジスタチップ上にはエミッタ電極5a〜5c並び
にベース電極6a〜6cが形成され、エミッタ電極5a〜5c
は、入力ワイヤー7a〜7cにより、接地用メタライズ３上
に搭載されたコンデンサチップ8a〜8cを介して入力リー
ド９に接続されている。又、ベース電極6a〜6cには接地
ワイヤー10a〜10cにより接地用メタライズ３に接続され
ている。一方コレクタはコレクタ用メタライズ２より出
力ワイヤー11a〜11cにより出力リード12に接続されてい
る。
コンデンサチップとトランジスタチップは、それぞれ
に接続される入力ワイヤーの長さが等しくなる様に非直
線状に配置されており、コレクタ用メタライズ２も、ト
ランジスタチップに合わせて階段状に弓なりに形成され
ている。
に接続される入力ワイヤーの長さが等しくなる様に非直
線状に配置されており、コレクタ用メタライズ２も、ト
ランジスタチップに合わせて階段状に弓なりに形成され
ている。
第２図は本発明の実施例２の平面図である。
第１図に示した実施例のコレクタ用メタライズ２が階
段状であるのに対し、本実施例のコレクタ用メタライズ
は非直線状に弓なりになっている。又本実施例では両端
のトランジスタチップに対する出力ワイヤー11a,11b,11
d,11eの数が中央のトランジスタチップに対する出力ワ
イヤー11cの数より多くなっており、接地用メタライズ
上には１つのコンデンサチップが搭載されている。他の
部分は実施例１と同じであるので同じ番号を付けること
により詳細な説明は省略する。
段状であるのに対し、本実施例のコレクタ用メタライズ
は非直線状に弓なりになっている。又本実施例では両端
のトランジスタチップに対する出力ワイヤー11a,11b,11
d,11eの数が中央のトランジスタチップに対する出力ワ
イヤー11cの数より多くなっており、接地用メタライズ
上には１つのコンデンサチップが搭載されている。他の
部分は実施例１と同じであるので同じ番号を付けること
により詳細な説明は省略する。
以上、ベース接地型トランジスタを例にとり説明して
きたが、エミッタ接地型トランジスタでも同様であるこ
とはいうまでもない。
きたが、エミッタ接地型トランジスタでも同様であるこ
とはいうまでもない。
以上説明したように本発明は、非直線状に搭載された
複数個のトランジスタチップにあわせて、コレクタ用メ
タライズを階段状、若しくは非直線状に弓なりに形成さ
せているので、接地ワイヤーを必要以上に長くさせるこ
とがなくなり、接地インダクタンスの増加を防ぎ、電力
利得を向上させることができるという効果がある。
複数個のトランジスタチップにあわせて、コレクタ用メ
タライズを階段状、若しくは非直線状に弓なりに形成さ
せているので、接地ワイヤーを必要以上に長くさせるこ
とがなくなり、接地インダクタンスの増加を防ぎ、電力
利得を向上させることができるという効果がある。
第１図は本発明の実施例１の平面図、第２図は本発明の
実施例２の平面図、第３図は従来のトランジスタの平面
図である。 １……絶縁体基板、２……コレクタ用メタライズ、３…
…接地用メタライズ、4a〜4c……トランジスタチップ、
5a〜5c……エミッタ電極、6a〜6b……ベース電極、7a〜
7c……入力ワイヤー、8,8a〜8c……コンデンサチップ、
９……入力リード、10a〜10c……接地ワイヤー、11a〜1
1e……出力ワイヤー、12……出力リード。
実施例２の平面図、第３図は従来のトランジスタの平面
図である。 １……絶縁体基板、２……コレクタ用メタライズ、３…
…接地用メタライズ、4a〜4c……トランジスタチップ、
5a〜5c……エミッタ電極、6a〜6b……ベース電極、7a〜
7c……入力ワイヤー、8,8a〜8c……コンデンサチップ、
９……入力リード、10a〜10c……接地ワイヤー、11a〜1
1e……出力ワイヤー、12……出力リード。
Claims (1)
- 【請求項１】入出力リードを有する絶縁体基板上に、電
気的に独立したコレクタ用メタライズと接地用メタライ
ズが形成され、コレクタ用メタライズ上には複数個のト
ランジスタチップが非直線状に搭載されている高周波高
出力トランジスタにおいて、コレクタ用メタライズが階
段状若しくは非直線状に弓なりに形成されているという
特徴を有する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2027618A JPH0834285B2 (ja) | 1990-02-06 | 1990-02-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2027618A JPH0834285B2 (ja) | 1990-02-06 | 1990-02-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03231449A JPH03231449A (ja) | 1991-10-15 |
| JPH0834285B2 true JPH0834285B2 (ja) | 1996-03-29 |
Family
ID=12225933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2027618A Expired - Lifetime JPH0834285B2 (ja) | 1990-02-06 | 1990-02-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834285B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6821317B2 (ja) * | 2016-03-30 | 2021-01-27 | 住友重機械工業株式会社 | 半導体回路 |
-
1990
- 1990-02-06 JP JP2027618A patent/JPH0834285B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03231449A (ja) | 1991-10-15 |
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