JPH0258921A - マルチプレクサ - Google Patents
マルチプレクサInfo
- Publication number
- JPH0258921A JPH0258921A JP20935088A JP20935088A JPH0258921A JP H0258921 A JPH0258921 A JP H0258921A JP 20935088 A JP20935088 A JP 20935088A JP 20935088 A JP20935088 A JP 20935088A JP H0258921 A JPH0258921 A JP H0258921A
- Authority
- JP
- Japan
- Prior art keywords
- flop
- type flip
- signal
- signal input
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Electronic Switches (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は２つのチャネルから入力される並列信号を直列
信号に並直列変換を行うマルチプレクサに関し、特に高
速動作に良好な回路構成に関するものである。
信号に並直列変換を行うマルチプレクサに関し、特に高
速動作に良好な回路構成に関するものである。
第３図は一般的なマルチプレクサの回路構成例である。
同図において、■、２はマスタとスレーブの２つのラッ
チで構成されるＤタイプフリップフロップ（ＤＦＦ）
、３は選択信号入力端子Ｓに入力する選択信号Ｓｅのレ
ベル（「Ｈ」レベルまたはｒＬＪレベル）によりデータ
信号入力端子ＤＩ。
チで構成されるＤタイプフリップフロップ（ＤＦＦ）
、３は選択信号入力端子Ｓに入力する選択信号Ｓｅのレ
ベル（「Ｈ」レベルまたはｒＬＪレベル）によりデータ
信号入力端子ＤＩ。
Ｄ２に入力するデータ信号を選択して出力する選択回路
（ＳＥＬＥＣＴＯＲ）、４はタイミング調整用の遅延回
路（ＤＥＬＡＹ）である。
（ＳＥＬＥＣＴＯＲ）、４はタイミング調整用の遅延回
路（ＤＥＬＡＹ）である。
信号入力端子５．信号入力端子６から入力したデータ信
号Ａｉ、Ｂｉ （ｉ＝０．１，２．３・・−）を、ク
ロ・７り入力端子７から入力したクロック信号Ｃの立ち
下がりでＤＦＦＩとＤＦＦ２の各出力端子Ｑｌ、Ｑ２か
ら出力する。これら出力信号をＳ Ｅ Ｌ Ｅ ＣＴ
ＯＲ３ニ入力し、５ＥＬＥＣＴＯＲ３の選択信号入力端
子Ｓに入力された選択信号Ｓｅ （これはクロック信号
Ｃとタイミングが異なっている。）がｒＬＪレベルの時
にはデータ信号入力端子Ｄ１に入力されている信号を、
ｒＨＪレベルの時にはデータ信号入力端子Ｄ２に入力さ
れている信号を選択して５ＥＬＥＣＴＯＲ３の出力端子
Ｑ３から出力端子８ヘデ一タ信号Ａｉ、Ｂｉの直列信号
を出力する。
号Ａｉ、Ｂｉ （ｉ＝０．１，２．３・・−）を、ク
ロ・７り入力端子７から入力したクロック信号Ｃの立ち
下がりでＤＦＦＩとＤＦＦ２の各出力端子Ｑｌ、Ｑ２か
ら出力する。これら出力信号をＳ Ｅ Ｌ Ｅ ＣＴ
ＯＲ３ニ入力し、５ＥＬＥＣＴＯＲ３の選択信号入力端
子Ｓに入力された選択信号Ｓｅ （これはクロック信号
Ｃとタイミングが異なっている。）がｒＬＪレベルの時
にはデータ信号入力端子Ｄ１に入力されている信号を、
ｒＨＪレベルの時にはデータ信号入力端子Ｄ２に入力さ
れている信号を選択して５ＥＬＥＣＴＯＲ３の出力端子
Ｑ３から出力端子８ヘデ一タ信号Ａｉ、Ｂｉの直列信号
を出力する。
第５図はこの回路構成における動作を示す各部の信号波
形である。ただし、各回路の遅延時間は無視している。
形である。ただし、各回路の遅延時間は無視している。
同図において、ＤＦＦＩとＤＦＦ２のクロック入力端子
ＣＬに入力するクロック信号Ｃ（図中（ａ））により、
ＤＦＦＩとＤＦＦ２のそれぞれの出力端子Ｑｌ、Ｑ２か
ら各々信号列Ａｉ、Ｂｉ（図中（ｂ）、 （ｃ））が
出力され、これらを各々５ＥＬＥＣＴＯＲ３のデータ信
号入力端子ＤＩ。
ＣＬに入力するクロック信号Ｃ（図中（ａ））により、
ＤＦＦＩとＤＦＦ２のそれぞれの出力端子Ｑｌ、Ｑ２か
ら各々信号列Ａｉ、Ｂｉ（図中（ｂ）、 （ｃ））が
出力され、これらを各々５ＥＬＥＣＴＯＲ３のデータ信
号入力端子ＤＩ。
Ｄ２に入力する。この時、ＤＦＦＩとＤＦＦ２において
生じる信号の遅延と等しい遅延をＤＥＬＡＹ４によって
クロック信号Ｃに与え、これを５ＥＬＥＣＴＯＲ３の選
択信号Ｓｅ（図中（ｄ））として選択信号入力端子Ｓに
入力する。選択信号ＳｅがｒＬＪレベルの時は端子ＤＩ
に入力されたデータ信号Ａｉが、またｒＨＪレベルの時
は端子Ｄ２に入力された信号Ｂｉが選択され、図中（ｅ
）に示すように、各端子Ｄｉ、Ｄ２に入力されたデータ
信号Ａｉ、Ｂｉが交互に出力端子Ｑ３から出力される。
生じる信号の遅延と等しい遅延をＤＥＬＡＹ４によって
クロック信号Ｃに与え、これを５ＥＬＥＣＴＯＲ３の選
択信号Ｓｅ（図中（ｄ））として選択信号入力端子Ｓに
入力する。選択信号ＳｅがｒＬＪレベルの時は端子ＤＩ
に入力されたデータ信号Ａｉが、またｒＨＪレベルの時
は端子Ｄ２に入力された信号Ｂｉが選択され、図中（ｅ
）に示すように、各端子Ｄｉ、Ｄ２に入力されたデータ
信号Ａｉ、Ｂｉが交互に出力端子Ｑ３から出力される。
以上説明したように第３図に示す構成の回路を用いれば
、２つの並列信号を１つの直列信号に変換することが出
来る。しかし、以上の説明は理想的な場合であって実際
は異なる。つまり、ＤＦＦｌとＤＦＦ２との遅延時間は
等しくないし、もしもこれが等しくてもその遅延時間に
完全に等しい遅延時間をＤＥＬＡＹ４で生じさせること
は不可能である。更に、信号は有限の立ち上がり時間と
立ち下がり時間とを持っており、−船釣にはこの両者の
時間は等しくない。そのため、第５図中に示す時刻Ｔａ
、Ｔｂ、Ｔｓを完全に一致させることは出来ない。従っ
て５ＥＬＥＣＴＯＲ３の出力信号（図中（ｅ））の矢印
で示す部分のデータは非常に不安定になり、誤動作する
という課題を有していた。
、２つの並列信号を１つの直列信号に変換することが出
来る。しかし、以上の説明は理想的な場合であって実際
は異なる。つまり、ＤＦＦｌとＤＦＦ２との遅延時間は
等しくないし、もしもこれが等しくてもその遅延時間に
完全に等しい遅延時間をＤＥＬＡＹ４で生じさせること
は不可能である。更に、信号は有限の立ち上がり時間と
立ち下がり時間とを持っており、−船釣にはこの両者の
時間は等しくない。そのため、第５図中に示す時刻Ｔａ
、Ｔｂ、Ｔｓを完全に一致させることは出来ない。従っ
て５ＥＬＥＣＴＯＲ３の出力信号（図中（ｅ））の矢印
で示す部分のデータは非常に不安定になり、誤動作する
という課題を有していた。
第６図はこの誤動作の具体例であり、データ信号Ａｉ（
図中（ａ））とデータ信号Ｂｉ（図中（ｂ））の位相は
そろっているが、選択信号Ｓｅ（図中（Ｃ））がおくれ
た場合を示している。この場合は図中（ｄ）に示すよう
に矢印の部分で誤動作を生じてしまう。
図中（ａ））とデータ信号Ｂｉ（図中（ｂ））の位相は
そろっているが、選択信号Ｓｅ（図中（Ｃ））がおくれ
た場合を示している。この場合は図中（ｄ）に示すよう
に矢印の部分で誤動作を生じてしまう。
この課題を解決するために、従来は、第５図の（ｅ）の
直列データ信号を再度Ｄタイプフリップフロップ（ＤＦ
Ｆ３、第３図には図示していない）に入力し、第５図（
ｆ）のクロック信号Ｃ２（（ａ）の２倍の周波数）の立
ち上がりでデータをマスタ部力）らスレーブ部へ移し、
（ｇ）のように整形した波形を出力する構成をとってい
た。しかし、この構成はＤＦＦ３においてクロックが立
ち上がる前にデータが変化しないでいる時間（データが
Ａｉの時）とクロックが立ち上がった後データが変化し
ないでいる時間（データがＢｉＯ時）とが短くなるため
、高速化は困難である。
直列データ信号を再度Ｄタイプフリップフロップ（ＤＦ
Ｆ３、第３図には図示していない）に入力し、第５図（
ｆ）のクロック信号Ｃ２（（ａ）の２倍の周波数）の立
ち上がりでデータをマスタ部力）らスレーブ部へ移し、
（ｇ）のように整形した波形を出力する構成をとってい
た。しかし、この構成はＤＦＦ３においてクロックが立
ち上がる前にデータが変化しないでいる時間（データが
Ａｉの時）とクロックが立ち上がった後データが変化し
ないでいる時間（データがＢｉＯ時）とが短くなるため
、高速化は困難である。
本発明の目的は、従来の回路が本来持つ不安定動作によ
り発生する誤動作を除去することにより、高速動作の可
能なマルチプレクサを実現することにある。
り発生する誤動作を除去することにより、高速動作の可
能なマルチプレクサを実現することにある。
本発明はこの目的を達成するために、従来のマスタスレ
ーブ形式の２段うッチ形Ｄタイプフリップフロップに替
え、３段ラッチ形のＤタイプフリップフロップを用いて
構成したものである。
ーブ形式の２段うッチ形Ｄタイプフリップフロップに替
え、３段ラッチ形のＤタイプフリップフロップを用いて
構成したものである。
選択回路から出力される選択信号のデータ信号に対する
タイミングマージンは大きくなる。
タイミングマージンは大きくなる。
次に本発明の一実施例について第１図〜第４図を参照し
て以下に詳述する。
て以下に詳述する。
本実施例における構成は第３図と同様に示され、同図に
おいて従来の構成と異なる点は、２段ラッチのＤＦＦ２
に替えて３段ラッチのＤタイプフリップフロップを用い
ている点である。
おいて従来の構成と異なる点は、２段ラッチのＤＦＦ２
に替えて３段ラッチのＤタイプフリップフロップを用い
ている点である。
この３段ラッチのＤタイプフリップフロップ（以下、３
−ＤＦＦと示す）の内部構成は第１図の等価回路図に示
され、従来の第２図に示される２段ラッチのＤタイプフ
リップフロップの２段ラッチの後に更にもう１つのラッ
チを接続して３段ラッチを構成しているものである。
−ＤＦＦと示す）の内部構成は第１図の等価回路図に示
され、従来の第２図に示される２段ラッチのＤタイプフ
リップフロップの２段ラッチの後に更にもう１つのラッ
チを接続して３段ラッチを構成しているものである。
第１図において、ＶＤＤはグランド端子、ＶＳＳは電源
端子、ＶＣＳは電流源端子である。また、ＤＴはデータ
入力端子、ＤＣはそのリファレンス端子または逆相信号
入力端子、ＣＴはクロック入力端子、ＣＣはそのリファ
レンス端子または逆相信号入力端子、ＱＩＴは出力端子
、ＱＩＣはその逆相信号出力端子、Ｑ２ＴとＱ２Ｃは各
々ＱＩＴとＱＩＣをダイオード１個分レベルシフトした
信号出力端子である。なお、同図におＪ、ｓでは、トラ
ンジスタにＦＥＴを用いた場合を示しているが、ごく一
般のバイポーラトランジスタを同様に使用したＥ ＣＬ
（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ ）
の場合も同様である。
端子、ＶＣＳは電流源端子である。また、ＤＴはデータ
入力端子、ＤＣはそのリファレンス端子または逆相信号
入力端子、ＣＴはクロック入力端子、ＣＣはそのリファ
レンス端子または逆相信号入力端子、ＱＩＴは出力端子
、ＱＩＣはその逆相信号出力端子、Ｑ２ＴとＱ２Ｃは各
々ＱＩＴとＱＩＣをダイオード１個分レベルシフトした
信号出力端子である。なお、同図におＪ、ｓでは、トラ
ンジスタにＦＥＴを用いた場合を示しているが、ごく一
般のバイポーラトランジスタを同様に使用したＥ ＣＬ
（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ ）
の場合も同様である。
この３−ＤＦＦを従来のＤＦＦ２の替わりに用いると、
次のような動作上の相違が生じる。つまり、従来のマス
タスレーブ形のＤタイプフリップフロップはクロックが
立ち下がるとマスタに書き込まれたデータがスレーブに
移動すると共にＤタイプフリップフロップの出力となっ
たが、３−ＤＦＦでは、更に、クロックが立ち上がる時
に３段目のラッチにデータが移動して３−ＤＦＦの出力
となる。従って、３−ＤＦＦをＤＦＦ２の替わりに用い
た本実施例の構成における各部の動作波形は第４図のよ
うになる。
次のような動作上の相違が生じる。つまり、従来のマス
タスレーブ形のＤタイプフリップフロップはクロックが
立ち下がるとマスタに書き込まれたデータがスレーブに
移動すると共にＤタイプフリップフロップの出力となっ
たが、３−ＤＦＦでは、更に、クロックが立ち上がる時
に３段目のラッチにデータが移動して３−ＤＦＦの出力
となる。従って、３−ＤＦＦをＤＦＦ２の替わりに用い
た本実施例の構成における各部の動作波形は第４図のよ
うになる。
同図において、ＤＦＦ １とＤＦＦ２との各クロック端
子ＣＬにはクロック信号（ａ）が共通に入力され、ＤＦ
Ｆ １から出力されたデータ信号Ａｉ（図中（ｂ））と
３−ＤＦＦを用いたＤＦＦ２から出力されるデータ信号
Ｂｉ（図中（Ｃ））とは半周期ずれている。そのため、
（ｄ）に示すような選択信号Ｓｅを与えることにより、
選択信号Ｓ、ｅのタイミングマージンは約半周期と大き
くなり、従って５ＥＬＥＣＴＯＲ３の出力として（ｅ）
に示すように不安定状態の無い信号を得ることが出来る
。
子ＣＬにはクロック信号（ａ）が共通に入力され、ＤＦ
Ｆ １から出力されたデータ信号Ａｉ（図中（ｂ））と
３−ＤＦＦを用いたＤＦＦ２から出力されるデータ信号
Ｂｉ（図中（Ｃ））とは半周期ずれている。そのため、
（ｄ）に示すような選択信号Ｓｅを与えることにより、
選択信号Ｓ、ｅのタイミングマージンは約半周期と大き
くなり、従って５ＥＬＥＣＴＯＲ３の出力として（ｅ）
に示すように不安定状態の無い信号を得ることが出来る
。
また、従来の場合と同様に、５ＥＬＥＣＴＯＲ３の次に
Ｄタイプフリップフロップを設けてリタイミングを行う
構成にしても、クロック信号とデータ信号のタイミング
マージンは従来の回路構成のように小さくならず、安定
な回路動作を実現出来るという大きな効果を有する。
Ｄタイプフリップフロップを設けてリタイミングを行う
構成にしても、クロック信号とデータ信号のタイミング
マージンは従来の回路構成のように小さくならず、安定
な回路動作を実現出来るという大きな効果を有する。
なお、以上の説明でフリップフロップの動作を例えばＤ
ＦＦＩは立ち下がりで出力が変化するものとしたが、フ
リップフロップの出力を立ち上がりで変化させるかある
いは立ち下がりで変化させるかは全く設計の自由であり
、本発明はいずれの組み合わせにおいても有効であるこ
とは明らかである。
ＦＦＩは立ち下がりで出力が変化するものとしたが、フ
リップフロップの出力を立ち上がりで変化させるかある
いは立ち下がりで変化させるかは全く設計の自由であり
、本発明はいずれの組み合わせにおいても有効であるこ
とは明らかである。
以上説明したように本発明は、従来のマスタスレーブ形
式の２段うッチ形Ｄタイプフリップフロップに替え、３
段ラッチ形のＤタイプフリップフロップを用いて構成し
たことにより、選択回路から出力される選択信号のデー
タ信号に対するタイミングマージンは大きくなる。
式の２段うッチ形Ｄタイプフリップフロップに替え、３
段ラッチ形のＤタイプフリップフロップを用いて構成し
たことにより、選択回路から出力される選択信号のデー
タ信号に対するタイミングマージンは大きくなる。
すなわち、従来のマルチプレクサは、選択回路の出力信
号の誤動作を回避するために、選択回路の次にＤタイプ
フリップフロップを設けることは不可欠であったが、選
択回路に入力される２つのデータ信号と選択信号とにタ
イミングマージンが全く無いため、この場合においても
そのＤタイプフリップフロップのクロック信号とデータ
信号とのタイミングマージンは小さく、高速化は困難で
あった。
号の誤動作を回避するために、選択回路の次にＤタイプ
フリップフロップを設けることは不可欠であったが、選
択回路に入力される２つのデータ信号と選択信号とにタ
イミングマージンが全く無いため、この場合においても
そのＤタイプフリップフロップのクロック信号とデータ
信号とのタイミングマージンは小さく、高速化は困難で
あった。
しかし、本発明によれば、上述したように選択信号のタ
イミングマージンは大きくなり、選択回路から誤動作の
無い出力信号を容易に得ることが出来るという効果を有
する。
イミングマージンは大きくなり、選択回路から誤動作の
無い出力信号を容易に得ることが出来るという効果を有
する。
更に、本発明の請求項２の回路構成、すなわち、選択回
路の次にＤタイプフリップフロップを設けてリタイミン
グを行う構成においても、クロック信号とデータ信号と
のタイミングマージンは従来の回路構成のように小さく
ならず、安定な回路動作を実現出来るという効果を有す
る。
路の次にＤタイプフリップフロップを設けてリタイミン
グを行う構成においても、クロック信号とデータ信号と
のタイミングマージンは従来の回路構成のように小さく
ならず、安定な回路動作を実現出来るという効果を有す
る。
第１図は本発明の一実施例に適用される３つのラッチを
用いたＤタイプフリップフロップの等価回路図、第２図
は従来の２つのラッチを用いたＤタイプフリップフロッ
プの等価回路憫、第３図は一般的なマルチプレクサの回
路構成を示すブロッソク図、第４図は本発明の一実施例
によるマルチプレクサの動作波形図、第５図は従来のマ
ルチプレクサの動作波形図、第６図は従来のマルチプレ
クサの誤動作を示す波形図である。 １．２・・・Ｄタイプフリップフロップ、３・・・選択
回路、４・・・遅延回路、５，６・・・信号入力端子、
７・・・クロック入力端子、８・・出力端子。 特許出願人 日本電信電話株式会社 代 理 人 山川政樹（ほか１名） 第１ 図 第４ 第２ 図 （９）戯ル各↑
用いたＤタイプフリップフロップの等価回路図、第２図
は従来の２つのラッチを用いたＤタイプフリップフロッ
プの等価回路憫、第３図は一般的なマルチプレクサの回
路構成を示すブロッソク図、第４図は本発明の一実施例
によるマルチプレクサの動作波形図、第５図は従来のマ
ルチプレクサの動作波形図、第６図は従来のマルチプレ
クサの誤動作を示す波形図である。 １．２・・・Ｄタイプフリップフロップ、３・・・選択
回路、４・・・遅延回路、５，６・・・信号入力端子、
７・・・クロック入力端子、８・・出力端子。 特許出願人 日本電信電話株式会社 代 理 人 山川政樹（ほか１名） 第１ 図 第４ 第２ 図 （９）戯ル各↑
Claims (2)
- （１）マスタとスレーブの２つのラッチで構成される第
１のＤタイプフリップフロップと、マスタとスレーブの
後に更に１つのラッチを追加した３つのラッチで構成さ
れクロック信号入力端子が前記第１のＤタイプフリップ
フロップのものと共通接続された第２のＤタイプフリッ
プフロップと、これら第１、第２のＤタイプフリップフ
ロップの各出力端子が接続される２つのデータ信号入力
端子および１つの選択信号入力端子を有し選択信号のレ
ベルによりこの２つのデータ信号入力端子に入力した信
号の１つを選択して出力する選択回路と、前記クロック
信号入力端子と前記選択信号入力端子との間に介挿され
るタイミング調整用の遅延回路とから構成されるマルチ
プレクサ。 - （２）請求項１において、マスタとスレーブの２つのラ
ッチで構成される第３のＤタイプフリップフロップを設
け、このデータ信号入力端子を前記選択回路の出力と接
続したことを特徴とするマルチプレクサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63209350A JPH0834435B2 (ja) | 1988-08-25 | 1988-08-25 | マルチプレクサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63209350A JPH0834435B2 (ja) | 1988-08-25 | 1988-08-25 | マルチプレクサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0258921A true JPH0258921A (ja) | 1990-02-28 |
| JPH0834435B2 JPH0834435B2 (ja) | 1996-03-29 |
Family
ID=16571497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63209350A Expired - Lifetime JPH0834435B2 (ja) | 1988-08-25 | 1988-08-25 | マルチプレクサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834435B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04126408A (ja) * | 1990-09-17 | 1992-04-27 | Fujitsu Ltd | 信号切換え出力回路 |
| JPH04241508A (ja) * | 1991-01-14 | 1992-08-28 | Nippon Telegr & Teleph Corp <Ntt> | マルチプレクサ |
| JPH1117636A (ja) * | 1997-06-20 | 1999-01-22 | Nec Corp | マルチプレクサ |
| EP1096683A1 (en) * | 1999-10-28 | 2001-05-02 | STMicroelectronics Limited | Clock generator circuit |
| EP1096689A1 (en) * | 1999-10-28 | 2001-05-02 | STMicroelectronics Limited | Output circuit |
| EP1278320A3 (en) * | 2001-07-19 | 2006-03-15 | Broadcom Corporation | Synchronous data serialization circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62152228A (ja) * | 1985-12-25 | 1987-07-07 | Yokogawa Electric Corp | 並列／直列変換回路 |
-
1988
- 1988-08-25 JP JP63209350A patent/JPH0834435B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62152228A (ja) * | 1985-12-25 | 1987-07-07 | Yokogawa Electric Corp | 並列／直列変換回路 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04126408A (ja) * | 1990-09-17 | 1992-04-27 | Fujitsu Ltd | 信号切換え出力回路 |
| JPH04241508A (ja) * | 1991-01-14 | 1992-08-28 | Nippon Telegr & Teleph Corp <Ntt> | マルチプレクサ |
| JPH1117636A (ja) * | 1997-06-20 | 1999-01-22 | Nec Corp | マルチプレクサ |
| EP1096683A1 (en) * | 1999-10-28 | 2001-05-02 | STMicroelectronics Limited | Clock generator circuit |
| EP1096689A1 (en) * | 1999-10-28 | 2001-05-02 | STMicroelectronics Limited | Output circuit |
| US6329861B1 (en) | 1999-10-28 | 2001-12-11 | Stmicroelectronics Limited | Clock generator circuit |
| US6362680B1 (en) | 1999-10-28 | 2002-03-26 | Stmicroelectronics Limited | Output circuit |
| EP1278320A3 (en) * | 2001-07-19 | 2006-03-15 | Broadcom Corporation | Synchronous data serialization circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0834435B2 (ja) | 1996-03-29 |
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