JPH1117636A - マルチプレクサ - Google Patents
マルチプレクサInfo
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- JPH1117636A JPH1117636A JP9164679A JP16467997A JPH1117636A JP H1117636 A JPH1117636 A JP H1117636A JP 9164679 A JP9164679 A JP 9164679A JP 16467997 A JP16467997 A JP 16467997A JP H1117636 A JPH1117636 A JP H1117636A
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- 238000010586 diagram Methods 0.000 description 18
- 230000001360 synchronised effect Effects 0.000 description 8
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 5
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【課題】 データ信号とクロック信号との間の位相制御
を容易にして動作余裕度を高めた、新規な構成のマルチ
プレクサを提供する。 【解決手段】 クロック発生部と複数のデータ多重部と
を有し、並列の入力データ信号を直列のデータ信号に多
重化するマルチプレクサであり、クロック発生部が、入
力信号の２倍の周波数を持つ信号を発生するＮ個の倍周
回路１０８〜１１０を有し、クロック信号Ｃ１を入力し
てＣ１の２N 倍の周波数を持つクロック信号Ｃ４＊を出
力し、倍周回路１０８がＣ１の２倍の周波数を持つＣ２
＊を発生し、倍周回路１０９がＣ２＊の２倍の周波数を
持つＣ３＊を発生し、倍周回路１１０がＣ３＊の２倍の
周波数を持つＣ４＊を発生し、Ｃ４＊を、データ多重部
１０１〜１０７の出力データである直列のデータ信号Ｄ
１８のタイミングを制御する出力段１１１に供給する。
を容易にして動作余裕度を高めた、新規な構成のマルチ
プレクサを提供する。 【解決手段】 クロック発生部と複数のデータ多重部と
を有し、並列の入力データ信号を直列のデータ信号に多
重化するマルチプレクサであり、クロック発生部が、入
力信号の２倍の周波数を持つ信号を発生するＮ個の倍周
回路１０８〜１１０を有し、クロック信号Ｃ１を入力し
てＣ１の２N 倍の周波数を持つクロック信号Ｃ４＊を出
力し、倍周回路１０８がＣ１の２倍の周波数を持つＣ２
＊を発生し、倍周回路１０９がＣ２＊の２倍の周波数を
持つＣ３＊を発生し、倍周回路１１０がＣ３＊の２倍の
周波数を持つＣ４＊を発生し、Ｃ４＊を、データ多重部
１０１〜１０７の出力データである直列のデータ信号Ｄ
１８のタイミングを制御する出力段１１１に供給する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特にマルチプレクサに関する。
し、特にマルチプレクサに関する。
【０００２】
【従来の技術】マルチプレクサは、パラレルの複数のデ
ータを多重化して、シリアルの１つのデータとして出力
するものであり、データ多重部とクロック発生部とに分
かれている。
ータを多重化して、シリアルの１つのデータとして出力
するものであり、データ多重部とクロック発生部とに分
かれている。
【０００３】図９は、従来例におけるマルチプレクサの
基本的な構成を示すブロック図であり、８個のパラレル
なデータ信号を１個のシリアルなデータ信号に多重化す
る機能を有する８：１のマルチプレクサの典型的な構成
を示している。
基本的な構成を示すブロック図であり、８個のパラレル
なデータ信号を１個のシリアルなデータ信号に多重化す
る機能を有する８：１のマルチプレクサの典型的な構成
を示している。
【０００４】図９に示したマルチプレクサは、２：１マ
ルチプレクサ（以下、ＭＵＸと記述する）１００１〜１
００７と、１／２分周器１００８〜１０１０と、ディレ
イ型フリップフロップ（以下、Ｄ−Ｆ／Ｆと記述する）
１０１１と、遅延回路１０１２，１０１３とを有する構
成となっている。ここで、２：１ＭＵＸ１００１〜１０
０７とＤ−Ｆ／Ｆ１０１１とがデータ多重部を構成し、
１／２分周器１００８〜１０１０と遅延回路１０１２，
１０１３とがクロック発生部を構成する。
ルチプレクサ（以下、ＭＵＸと記述する）１００１〜１
００７と、１／２分周器１００８〜１０１０と、ディレ
イ型フリップフロップ（以下、Ｄ−Ｆ／Ｆと記述する）
１０１１と、遅延回路１０１２，１０１３とを有する構
成となっている。ここで、２：１ＭＵＸ１００１〜１０
０７とＤ−Ｆ／Ｆ１０１１とがデータ多重部を構成し、
１／２分周器１００８〜１０１０と遅延回路１０１２，
１０１３とがクロック発生部を構成する。
【０００５】図９に示すように、２：１ＭＵＸ１００１
〜１００４のそれぞれは、ｍｂ／ｓの入力データ信号Ｄ
１，Ｄ２と、Ｄ３，Ｄ４と、Ｄ５，Ｄ６と、Ｄ７，Ｄ８
とを多重化して、２ｍｂ／ｓのデータ信号Ｄ１２，Ｄ３
４，Ｄ５６，Ｄ７８を出力する。２：１ＭＵＸ１００
５，１００６のそれぞれは、多重化された２ｍｂ／ｓの
データ信号Ｄ１２，Ｄ３４およびＤ５６，Ｄ７８をさら
に多重化して、４ｍｂ／ｓのデータ信号Ｄ１４，Ｄ５８
を出力する。２：１ＭＵＸ１００７は、多重化された４
ｍｂ／ｓのＤ１４，Ｄ５８を多重化して、８ｍｂ／ｓの
シリアルなデータ信号Ｄ１８を出力する。Ｄ−Ｆ／Ｆ１
０１１は、８個のデータ入力信号Ｄ１〜Ｄ８の全てを多
重化したデータ信号Ｄ１８をリタイミングする。シリア
ルに接続された１／２分周器１００８〜１０１０のそれ
ぞれは、Ｔ型フリップフロップ（以下、Ｔ−Ｆ／Ｆと記
述する）からなり、入力した信号の１／２分周信号を発
生する。１／２分周器１００８は、８ｍＨｚのクロック
入力信号Ｃ１を入力して、Ｃ１の１／２分周信号を発生
する。１／２分周器１００９は１／２分周器１００８の
出力を入力し、１／２分周器１０１０は１／２分周器１
００９の出力を入力する。
〜１００４のそれぞれは、ｍｂ／ｓの入力データ信号Ｄ
１，Ｄ２と、Ｄ３，Ｄ４と、Ｄ５，Ｄ６と、Ｄ７，Ｄ８
とを多重化して、２ｍｂ／ｓのデータ信号Ｄ１２，Ｄ３
４，Ｄ５６，Ｄ７８を出力する。２：１ＭＵＸ１００
５，１００６のそれぞれは、多重化された２ｍｂ／ｓの
データ信号Ｄ１２，Ｄ３４およびＤ５６，Ｄ７８をさら
に多重化して、４ｍｂ／ｓのデータ信号Ｄ１４，Ｄ５８
を出力する。２：１ＭＵＸ１００７は、多重化された４
ｍｂ／ｓのＤ１４，Ｄ５８を多重化して、８ｍｂ／ｓの
シリアルなデータ信号Ｄ１８を出力する。Ｄ−Ｆ／Ｆ１
０１１は、８個のデータ入力信号Ｄ１〜Ｄ８の全てを多
重化したデータ信号Ｄ１８をリタイミングする。シリア
ルに接続された１／２分周器１００８〜１０１０のそれ
ぞれは、Ｔ型フリップフロップ（以下、Ｔ−Ｆ／Ｆと記
述する）からなり、入力した信号の１／２分周信号を発
生する。１／２分周器１００８は、８ｍＨｚのクロック
入力信号Ｃ１を入力して、Ｃ１の１／２分周信号を発生
する。１／２分周器１００９は１／２分周器１００８の
出力を入力し、１／２分周器１０１０は１／２分周器１
００９の出力を入力する。
【０００６】８ｍＨｚのクロック入力信号Ｃ１は、遅延
回路１０１２に入力されて遅延され、Ｄ−Ｆ／Ｆ１０１
１のクロック端子に入力される。また、クロック入力信
号Ｃ１は１／２分周器１００８に入力される。１／２分
周器１００８に入力された８ｍＨｚのクロック入力信号
Ｃ１は、１／２分周されて４ｍＨｚのクロック信号Ｃ２
となって、２：１ＭＵＸ１００７に供給される。また、
クロック信号Ｃ２は１／２分周器１００９に入力され
る。１／２分周器１００９に入力されたクロック信号Ｃ
２は、１／２分周されて２ｍＨｚのクロック信号Ｃ３と
なって、２：１ＭＵＸ１００５，１００６に供給され
る。また、クロック信号Ｃ３は１／２分周器１０１０に
入力される。１／２分周器１０１０に入力されたクロッ
ク信号Ｃ３は、１／２分周されてｍＨｚのクロック信号
Ｃ４となって、２：１ＭＵＸ１００１〜１００４に供給
される。Ｄ−Ｆ／Ｆ１０１１は、クロック入力信号Ｃ１
で同期されて、８ｍｂ／ｓの多重化されたデータ信号Ｄ
１８をリタイミングする。
回路１０１２に入力されて遅延され、Ｄ−Ｆ／Ｆ１０１
１のクロック端子に入力される。また、クロック入力信
号Ｃ１は１／２分周器１００８に入力される。１／２分
周器１００８に入力された８ｍＨｚのクロック入力信号
Ｃ１は、１／２分周されて４ｍＨｚのクロック信号Ｃ２
となって、２：１ＭＵＸ１００７に供給される。また、
クロック信号Ｃ２は１／２分周器１００９に入力され
る。１／２分周器１００９に入力されたクロック信号Ｃ
２は、１／２分周されて２ｍＨｚのクロック信号Ｃ３と
なって、２：１ＭＵＸ１００５，１００６に供給され
る。また、クロック信号Ｃ３は１／２分周器１０１０に
入力される。１／２分周器１０１０に入力されたクロッ
ク信号Ｃ３は、１／２分周されてｍＨｚのクロック信号
Ｃ４となって、２：１ＭＵＸ１００１〜１００４に供給
される。Ｄ−Ｆ／Ｆ１０１１は、クロック入力信号Ｃ１
で同期されて、８ｍｂ／ｓの多重化されたデータ信号Ｄ
１８をリタイミングする。
【０００７】図１０は、図９に示した２：１ＭＵＸの構
成を示すブロック図である。図１０を用いて、データと
クロックとのタイミング関係を解りやすく説明する。
成を示すブロック図である。図１０を用いて、データと
クロックとのタイミング関係を解りやすく説明する。
【０００８】図１０に示した２：１ＭＵＸは、入力デー
タ信号ＤＡを入力するマスター・スレーブからなるＤ−
Ｆ／Ｆ１０２１と、入力データ信号ＤＢを入力するマス
ター・スレーブ・マスターからなるＤ−Ｆ／Ｆ１０２２
と、Ｄ−Ｆ／Ｆ１０２１，１０２２から出力されるデー
タＳＤＡ，ＳＤＢを入力して多重化するセレクタ回路１
０２３と、セレクタ回路１０２３のデータ取込み信号を
出力するＴ−Ｆ／Ｆ１０２４と、セレクタ回路１０２３
から出力されるデータＤＡＢを入力してリタイミング
し、データＳＤＡＢを出力するＤ−Ｆ／Ｆ１０２５とを
有する構成となっている。ここで、Ｄ−Ｆ／Ｆ１０２
１，１０２２は一対となって、それぞれパラレルな入力
データ信号ＤＡ，ＤＢを入力する。クロック信号ＣＬＫ
は、Ｄ−Ｆ／Ｆ１０２５のクロック端子に供給される。
また、クロック信号ＣＬＫは、Ｔ−Ｆ／Ｆ１０２４に入
力され、１／２分周されてクロック信号ＣＬＫ２とな
り、Ｄ−Ｆ／Ｆ１０２１，１０２２のクロック端子にそ
れぞれ供給されている。Ｔ−Ｆ／Ｆ１０２４は、クロッ
ク信号ＣＬＫを入力してセレクタ回路１０２３のデータ
取込み信号となるクロック信号ＣＬＫ２を出力する。
タ信号ＤＡを入力するマスター・スレーブからなるＤ−
Ｆ／Ｆ１０２１と、入力データ信号ＤＢを入力するマス
ター・スレーブ・マスターからなるＤ−Ｆ／Ｆ１０２２
と、Ｄ−Ｆ／Ｆ１０２１，１０２２から出力されるデー
タＳＤＡ，ＳＤＢを入力して多重化するセレクタ回路１
０２３と、セレクタ回路１０２３のデータ取込み信号を
出力するＴ−Ｆ／Ｆ１０２４と、セレクタ回路１０２３
から出力されるデータＤＡＢを入力してリタイミング
し、データＳＤＡＢを出力するＤ−Ｆ／Ｆ１０２５とを
有する構成となっている。ここで、Ｄ−Ｆ／Ｆ１０２
１，１０２２は一対となって、それぞれパラレルな入力
データ信号ＤＡ，ＤＢを入力する。クロック信号ＣＬＫ
は、Ｄ−Ｆ／Ｆ１０２５のクロック端子に供給される。
また、クロック信号ＣＬＫは、Ｔ−Ｆ／Ｆ１０２４に入
力され、１／２分周されてクロック信号ＣＬＫ２とな
り、Ｄ−Ｆ／Ｆ１０２１，１０２２のクロック端子にそ
れぞれ供給されている。Ｔ−Ｆ／Ｆ１０２４は、クロッ
ク信号ＣＬＫを入力してセレクタ回路１０２３のデータ
取込み信号となるクロック信号ＣＬＫ２を出力する。
【０００９】図１１は、図１０に示した２：１ＭＵＸの
動作を説明するためのタイミングチャートである。図１
１に示すように、入力データ信号ＤＡ，ＤＢはそれぞ
れ、Ｄ−Ｆ／Ｆ１０２１，１０２２において、１／２分
周されたクロック信号ＣＬＫ２に同期される。セレクタ
回路１０２３は、クロック信号ＣＬＫ２によってデータ
取込み信号を切り替える。すなわち、クロック信号ＣＬ
Ｋ２が“Ｌ”レベルのときにはＤ−Ｆ／Ｆ１０２１から
出力されるデータＳＤＡが取り込まれ、クロック信号Ｃ
ＬＫ２が“Ｈ”レベルのときにはＤ−Ｆ／Ｆ１０２２か
ら出力されるデータＳＤＢが取り込まれる。したがっ
て、セレクタ回路１０２４からは、入力データ信号Ｄ
Ａ，ＤＢを多重化した信号ＤＡＢが出力される。この多
重化データ信号ＤＡＢは、Ｄ−Ｆ／Ｆ１０２５を介し
て、クロック信号ＣＬＫに同期した多重化データ信号Ｓ
ＤＡＢとして出力される。
動作を説明するためのタイミングチャートである。図１
１に示すように、入力データ信号ＤＡ，ＤＢはそれぞ
れ、Ｄ−Ｆ／Ｆ１０２１，１０２２において、１／２分
周されたクロック信号ＣＬＫ２に同期される。セレクタ
回路１０２３は、クロック信号ＣＬＫ２によってデータ
取込み信号を切り替える。すなわち、クロック信号ＣＬ
Ｋ２が“Ｌ”レベルのときにはＤ−Ｆ／Ｆ１０２１から
出力されるデータＳＤＡが取り込まれ、クロック信号Ｃ
ＬＫ２が“Ｈ”レベルのときにはＤ−Ｆ／Ｆ１０２２か
ら出力されるデータＳＤＢが取り込まれる。したがっ
て、セレクタ回路１０２４からは、入力データ信号Ｄ
Ａ，ＤＢを多重化した信号ＤＡＢが出力される。この多
重化データ信号ＤＡＢは、Ｄ−Ｆ／Ｆ１０２５を介し
て、クロック信号ＣＬＫに同期した多重化データ信号Ｓ
ＤＡＢとして出力される。
【００１０】
【発明が解決しようとする課題】上述のような従来のマ
ルチプレクサは、クロック発生部においてシリアルのデ
ータに相当するクロック信号（例えば８ｍＨｚの信号）
を外部から入力し、１／２分周器を用いて４ｍＨｚのク
ロック信号を発生し、さらに１／２分周器を用いて２ｍ
Ｈｚのクロック信号を順々に発生し、多重部において同
期を取っている。
ルチプレクサは、クロック発生部においてシリアルのデ
ータに相当するクロック信号（例えば８ｍＨｚの信号）
を外部から入力し、１／２分周器を用いて４ｍＨｚのク
ロック信号を発生し、さらに１／２分周器を用いて２ｍ
Ｈｚのクロック信号を順々に発生し、多重部において同
期を取っている。
【００１１】このような回路構成においては、データは
低い周波数から高い周波数、つまり１ｍｂ／ｓから８ｍ
ｂ／ｓに多重化されるのに対し、クロック信号は、高い
周波数８ｍＨｚが入力されて低い周波数に分周されるこ
とになる。このため、入力されるデータの最初の部分
は、クロックが分周されるまで多重化されなくなり、ま
た各多重部におけるデータとクロックとのタイミング設
定も難しくなる。特に最終段の高速なＤ−Ｆ／Ｆのリタ
イミング部においては、データよりもクロックが早く入
力されるので、クロック部に遅延回路を設けなければな
らなくなり、８ｍＨｚのクロックをリタイミング部のＤ
−Ｆ／Ｆと１／２分周器との両方に供給しなければなら
なく、負荷も大きくなるという問題点がある。
低い周波数から高い周波数、つまり１ｍｂ／ｓから８ｍ
ｂ／ｓに多重化されるのに対し、クロック信号は、高い
周波数８ｍＨｚが入力されて低い周波数に分周されるこ
とになる。このため、入力されるデータの最初の部分
は、クロックが分周されるまで多重化されなくなり、ま
た各多重部におけるデータとクロックとのタイミング設
定も難しくなる。特に最終段の高速なＤ−Ｆ／Ｆのリタ
イミング部においては、データよりもクロックが早く入
力されるので、クロック部に遅延回路を設けなければな
らなくなり、８ｍＨｚのクロックをリタイミング部のＤ
−Ｆ／Ｆと１／２分周器との両方に供給しなければなら
なく、負荷も大きくなるという問題点がある。
【００１２】そこで本発明は、上記従来の技術の問題点
を解決し、データ信号とクロック信号との間の位相制御
を容易にして動作余裕度を高めた、新規な構成のマルチ
プレクサを提供することを目的とする。
を解決し、データ信号とクロック信号との間の位相制御
を容易にして動作余裕度を高めた、新規な構成のマルチ
プレクサを提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明のマルチプレクサ
は、クロック発生部と複数のデータ多重部とを有し、並
列の入力データ信号を直列のデータ信号に多重化するマ
ルチプレクサであり、該クロック発生部が、それぞれが
入力した信号の２倍の周波数を持つ信号を発生するＮ個
の倍周回路を有し、該入力データ信号に相当する周波数
のクロック信号をクロック入力信号として入力して、該
クロック入力信号の２N 倍の周波数を持つクロック信号
を出力し、該Ｎ個の倍周回路のうちの第１の倍周回路
が、該クロック入力信号の２倍の周波数を持つ第１のク
ロック信号を発生し、該Ｎ個の倍周回路のうちの第２の
倍周回路が、該第１のクロック信号の２倍の周波数を持
つ第２のクロック信号を発生し、該Ｎ個の倍周回路のう
ちの第Ｎの倍周回路が、第（Ｎ−１）のクロック信号の
２倍の周波数を持つ第Ｎのクロック信号を発生し、該ク
ロック入力信号の２N 倍の周波数を持つ該第Ｎのクロッ
ク信号を、該データ多重部の出力データである該直列の
データ信号のタイミングを制御する出力段に供給する。
は、クロック発生部と複数のデータ多重部とを有し、並
列の入力データ信号を直列のデータ信号に多重化するマ
ルチプレクサであり、該クロック発生部が、それぞれが
入力した信号の２倍の周波数を持つ信号を発生するＮ個
の倍周回路を有し、該入力データ信号に相当する周波数
のクロック信号をクロック入力信号として入力して、該
クロック入力信号の２N 倍の周波数を持つクロック信号
を出力し、該Ｎ個の倍周回路のうちの第１の倍周回路
が、該クロック入力信号の２倍の周波数を持つ第１のク
ロック信号を発生し、該Ｎ個の倍周回路のうちの第２の
倍周回路が、該第１のクロック信号の２倍の周波数を持
つ第２のクロック信号を発生し、該Ｎ個の倍周回路のう
ちの第Ｎの倍周回路が、第（Ｎ−１）のクロック信号の
２倍の周波数を持つ第Ｎのクロック信号を発生し、該ク
ロック入力信号の２N 倍の周波数を持つ該第Ｎのクロッ
ク信号を、該データ多重部の出力データである該直列の
データ信号のタイミングを制御する出力段に供給する。
【００１４】上記本発明のマルチプレクサは、前記Ｎ個
の倍周回路のそれぞれが、９０度位相可変回路と排他的
論理和回路とを備えることができる。
の倍周回路のそれぞれが、９０度位相可変回路と排他的
論理和回路とを備えることができる。
【００１５】上記本波杖意のマルチプレクサは、前記Ｎ
個の倍周回路のそれぞれが、ミキサ回路を備えることが
できる。
個の倍周回路のそれぞれが、ミキサ回路を備えることが
できる。
【００１６】上記本発明のマルチプレクサは、前記Ｎ個
の倍周回路のそれぞれが、トランジスタをＣ級動作させ
て高調波成分を拾うアナログ型周波数逓倍回路を備える
ことができる。
の倍周回路のそれぞれが、トランジスタをＣ級動作させ
て高調波成分を拾うアナログ型周波数逓倍回路を備える
ことができる。
【００１７】また、上記本発明のマルチプレクサは、前
記複数のデータ多重部のそれぞれが、第１のデータを入
力する第１のフリップフロップ回路と、第２のデータを
入力する第２のフリップフロップ回路と、該第１のフリ
ップフロップ回路および該第２のフリップフロップ回路
の出力を入力するセレクタ回路と、９０度位相可変回路
と排他的論理和回路とを備え、該９０度位相可変回路に
入力されるクロック信号と同位相の第１のクロック信号
を、該第１のフリップフロップ回路および該第２のフリ
ップフロップ回路に供給し、該９０度位相可変回路から
出力されるクロック信号と同位相の第２のクロック信号
を、該セレクタ回路に供給することができる。
記複数のデータ多重部のそれぞれが、第１のデータを入
力する第１のフリップフロップ回路と、第２のデータを
入力する第２のフリップフロップ回路と、該第１のフリ
ップフロップ回路および該第２のフリップフロップ回路
の出力を入力するセレクタ回路と、９０度位相可変回路
と排他的論理和回路とを備え、該９０度位相可変回路に
入力されるクロック信号と同位相の第１のクロック信号
を、該第１のフリップフロップ回路および該第２のフリ
ップフロップ回路に供給し、該９０度位相可変回路から
出力されるクロック信号と同位相の第２のクロック信号
を、該セレクタ回路に供給することができる。
【００１８】
【発明の実施の形態】以下に、本発明の実施の形態を、
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００１９】［第１の実施の形態］図１は、本発明の第
１の実施の形態におけるマルチプレクサの基本的な構成
を示すブロック図であり、８個のパラレルなデータ信号
を１個のシリアルなデータ信号に多重化する機能を有す
る８：１のマルチプレクサの構成を示している。
１の実施の形態におけるマルチプレクサの基本的な構成
を示すブロック図であり、８個のパラレルなデータ信号
を１個のシリアルなデータ信号に多重化する機能を有す
る８：１のマルチプレクサの構成を示している。
【００２０】図１に示したマルチプレクサのデータ多重
部は、２：１ＭＵＸを縦に積み上げた構成となってお
り、２：１ＭＵＸ１０１〜１０７と、Ｄ−Ｆ／Ｆ１１１
とを有する構成となっている。またクロック発生部は、
倍周回路１０８〜１１０を有する構成となっている。
部は、２：１ＭＵＸを縦に積み上げた構成となってお
り、２：１ＭＵＸ１０１〜１０７と、Ｄ−Ｆ／Ｆ１１１
とを有する構成となっている。またクロック発生部は、
倍周回路１０８〜１１０を有する構成となっている。
【００２１】図１に示すように、２：１ＭＵＸ１０１〜
１０４のそれぞれは、ｍｂ／ｓの入力データ信号Ｄ１，
Ｄ２と、Ｄ３，Ｄ４と、Ｄ５，Ｄ６と、Ｄ７，Ｄ８とを
多重化して、２ｍｂ／ｓのデータ信号Ｄ１２，Ｄ３４，
Ｄ５６，Ｄ７８を出力する。２：１ＭＵＸ１０５，１０
６のそれぞれは、多重化された２ｍｂ／ｓのデータ信号
Ｄ１２，Ｄ３４およびＤ５６，Ｄ７８をさらに多重化し
て、４ｍｂ／ｓのデータ信号Ｄ１４，Ｄ５８を出力す
る。２：１ＭＵＸ１０７は、多重化された４ｍｂ／ｓの
Ｄ１４，Ｄ５８を多重化して、８ｍｂ／ｓのシリアルな
データ信号Ｄ１８を出力する。Ｄ−Ｆ／Ｆ１１１は、８
個の入力データ信号Ｄ１〜Ｄ８の全てを多重化したデー
タ信号Ｄ１８をリタイミングする。シリアルに接続され
た倍周器１０８〜１１０のそれぞれは、入力した信号の
２逓倍信号を発生する。倍周器１０８は、ｍＨｚのクロ
ック入力信号Ｃ１を入力して、Ｃ１を２逓倍したクロッ
ク信号を発生する。倍周器１０９は倍周器１０８の出力
を入力し、倍周器１１０は倍周器１０９の出力を入力す
る。
１０４のそれぞれは、ｍｂ／ｓの入力データ信号Ｄ１，
Ｄ２と、Ｄ３，Ｄ４と、Ｄ５，Ｄ６と、Ｄ７，Ｄ８とを
多重化して、２ｍｂ／ｓのデータ信号Ｄ１２，Ｄ３４，
Ｄ５６，Ｄ７８を出力する。２：１ＭＵＸ１０５，１０
６のそれぞれは、多重化された２ｍｂ／ｓのデータ信号
Ｄ１２，Ｄ３４およびＤ５６，Ｄ７８をさらに多重化し
て、４ｍｂ／ｓのデータ信号Ｄ１４，Ｄ５８を出力す
る。２：１ＭＵＸ１０７は、多重化された４ｍｂ／ｓの
Ｄ１４，Ｄ５８を多重化して、８ｍｂ／ｓのシリアルな
データ信号Ｄ１８を出力する。Ｄ−Ｆ／Ｆ１１１は、８
個の入力データ信号Ｄ１〜Ｄ８の全てを多重化したデー
タ信号Ｄ１８をリタイミングする。シリアルに接続され
た倍周器１０８〜１１０のそれぞれは、入力した信号の
２逓倍信号を発生する。倍周器１０８は、ｍＨｚのクロ
ック入力信号Ｃ１を入力して、Ｃ１を２逓倍したクロッ
ク信号を発生する。倍周器１０９は倍周器１０８の出力
を入力し、倍周器１１０は倍周器１０９の出力を入力す
る。
【００２２】ｍＨｚのクロック入力信号Ｃ１は、外部か
ら入力されるクロック信号またはバッファ回路（不図
示）を介して供給される信号であり、２：１ＭＵＸ１０
１〜１０４に供給される。また、クロック入力信号Ｃ１
は倍周器１０８に入力される。倍周器１０８に入力され
たクロック入力信号Ｃ１は、２逓倍されて２ｍＨｚのク
ロック信号Ｃ２＊となって、２：１ＭＵＸ１０５，１０
６に供給される。また、クロック信号Ｃ２＊は倍周器１
０９に入力される。倍周器１０９に入力されたクロック
信号Ｃ２＊は、２逓倍されて４ｍＨｚのクロック信号Ｃ
３＊となって、２：１ＭＵＸ１０７に供給される。ま
た、クロック信号Ｃ３＊は倍周器１１０に入力される。
倍周器１１０に入力されたクロック信号Ｃ３＊は、２逓
倍されて８ｍＨｚのクロック信号Ｃ４＊となって、Ｄ−
Ｆ／Ｆ１１１のクロック端子に入力される。Ｄ−Ｆ／Ｆ
１１１は、倍周回路１１０で倍周された８ｍＨｚのクロ
ック信号Ｃ４＊で同期されて、８ｍｂ／ｓの多重化され
たデータ信号Ｄ１８をリタイミングする。
ら入力されるクロック信号またはバッファ回路（不図
示）を介して供給される信号であり、２：１ＭＵＸ１０
１〜１０４に供給される。また、クロック入力信号Ｃ１
は倍周器１０８に入力される。倍周器１０８に入力され
たクロック入力信号Ｃ１は、２逓倍されて２ｍＨｚのク
ロック信号Ｃ２＊となって、２：１ＭＵＸ１０５，１０
６に供給される。また、クロック信号Ｃ２＊は倍周器１
０９に入力される。倍周器１０９に入力されたクロック
信号Ｃ２＊は、２逓倍されて４ｍＨｚのクロック信号Ｃ
３＊となって、２：１ＭＵＸ１０７に供給される。ま
た、クロック信号Ｃ３＊は倍周器１１０に入力される。
倍周器１１０に入力されたクロック信号Ｃ３＊は、２逓
倍されて８ｍＨｚのクロック信号Ｃ４＊となって、Ｄ−
Ｆ／Ｆ１１１のクロック端子に入力される。Ｄ−Ｆ／Ｆ
１１１は、倍周回路１１０で倍周された８ｍＨｚのクロ
ック信号Ｃ４＊で同期されて、８ｍｂ／ｓの多重化され
たデータ信号Ｄ１８をリタイミングする。
【００２３】以上説明したように第１の実施の形態にお
いては、データの多重化の方向とクロックの倍周の時間
方向とが同じであるので、各段のタイミング設計を容易
にすることができる。また、最終段のＤ−Ｆ／Ｆ１１１
のクロック端子に入力するクロック信号に遅延時間の大
きな遅延回路を設けなくても良い。
いては、データの多重化の方向とクロックの倍周の時間
方向とが同じであるので、各段のタイミング設計を容易
にすることができる。また、最終段のＤ−Ｆ／Ｆ１１１
のクロック端子に入力するクロック信号に遅延時間の大
きな遅延回路を設けなくても良い。
【００２４】［第２の実施の形態］図２は、本発明の第
２の実施の形態におけるマルチプレクサの基本的な構成
を示すブロック図である。図２に示したマルチプレクサ
のデータ多重部は、図１に示した第１の実施の形態の場
合と同様に、２：１ＭＵＸを縦に積み上げた構成となっ
ており、２：１ＭＵＸ２０１〜２０７と、Ｄ−Ｆ／Ｆ２
１４とを有する構成となっている。またクロック発生部
は、９０度位相可変器２０８，２１０，２１２と、エク
スクルーシブオア（以下、ＥＸ−ＯＲと記述する）回路
２０９，２１１，２１３とを有する構成となっている。
２の実施の形態におけるマルチプレクサの基本的な構成
を示すブロック図である。図２に示したマルチプレクサ
のデータ多重部は、図１に示した第１の実施の形態の場
合と同様に、２：１ＭＵＸを縦に積み上げた構成となっ
ており、２：１ＭＵＸ２０１〜２０７と、Ｄ−Ｆ／Ｆ２
１４とを有する構成となっている。またクロック発生部
は、９０度位相可変器２０８，２１０，２１２と、エク
スクルーシブオア（以下、ＥＸ−ＯＲと記述する）回路
２０９，２１１，２１３とを有する構成となっている。
【００２５】図２に示すように、２：１ＭＵＸ２０１〜
２０４のそれぞれは、ｍｂ／ｓの入力データ信号Ｄ１，
Ｄ２と、Ｄ３，Ｄ４と、Ｄ５，Ｄ６と、Ｄ７，Ｄ８とを
多重化して、２ｍｂ／ｓのデータ信号Ｄ１２，Ｄ３４，
Ｄ５６，Ｄ７８を出力する。２：１ＭＵＸ２０５，２０
６のそれぞれは、多重化された２ｍｂ／ｓのデータ信号
Ｄ１２，Ｄ３４およびＤ５６，Ｄ７８をさらに多重化し
て、４ｍｂ／ｓのデータ信号Ｄ１４，Ｄ５８を出力す
る。２：１ＭＵＸ２０７は、多重化された４ｍｂ／ｓの
Ｄ１４，Ｄ５８を多重化して、８ｍｂ／ｓのシリアルな
データ信号Ｄ１８を出力する。Ｄ−Ｆ／Ｆ２１４は、８
個の入力データ信号Ｄ１〜Ｄ８の全てを多重化したデー
タ信号Ｄ１８をリタイミングする。シリアルに接続され
たＥＸ−ＯＲ回路２０９，２１１，２１３のそれぞれ
は、入力した信号と９０度位相が可変された信号とを入
力して、入力した信号の２逓倍信号を発生する。ＥＸ−
ＯＲ回路２０９は、ｍＨｚのクロック入力信号Ｃ１を入
力して、Ｃ１を２逓倍したクロック信号を発生する。Ｅ
Ｘ−ＯＲ回路２１１はＥＸ−ＯＲ回路２０９の出力を入
力し、ＥＸ−ＯＲ回路２１３はＥＸ−ＯＲ回路２１１の
出力を入力する。
２０４のそれぞれは、ｍｂ／ｓの入力データ信号Ｄ１，
Ｄ２と、Ｄ３，Ｄ４と、Ｄ５，Ｄ６と、Ｄ７，Ｄ８とを
多重化して、２ｍｂ／ｓのデータ信号Ｄ１２，Ｄ３４，
Ｄ５６，Ｄ７８を出力する。２：１ＭＵＸ２０５，２０
６のそれぞれは、多重化された２ｍｂ／ｓのデータ信号
Ｄ１２，Ｄ３４およびＤ５６，Ｄ７８をさらに多重化し
て、４ｍｂ／ｓのデータ信号Ｄ１４，Ｄ５８を出力す
る。２：１ＭＵＸ２０７は、多重化された４ｍｂ／ｓの
Ｄ１４，Ｄ５８を多重化して、８ｍｂ／ｓのシリアルな
データ信号Ｄ１８を出力する。Ｄ−Ｆ／Ｆ２１４は、８
個の入力データ信号Ｄ１〜Ｄ８の全てを多重化したデー
タ信号Ｄ１８をリタイミングする。シリアルに接続され
たＥＸ−ＯＲ回路２０９，２１１，２１３のそれぞれ
は、入力した信号と９０度位相が可変された信号とを入
力して、入力した信号の２逓倍信号を発生する。ＥＸ−
ＯＲ回路２０９は、ｍＨｚのクロック入力信号Ｃ１を入
力して、Ｃ１を２逓倍したクロック信号を発生する。Ｅ
Ｘ−ＯＲ回路２１１はＥＸ−ＯＲ回路２０９の出力を入
力し、ＥＸ−ＯＲ回路２１３はＥＸ−ＯＲ回路２１１の
出力を入力する。
【００２６】ｍＨｚのクロック入力信号Ｃ１は、外部か
ら入力されるクロック信号またはバッファ回路（不図
示）を介して供給される信号であり、２：１ＭＵＸ２０
１〜２０４に供給される。また、クロック入力信号Ｃ１
はＥＸ−ＯＲ回路２０９および９０度位相可変器２０８
に入力される。９０度位相可変器２０８に入力されたｍ
Ｈｚのクロック入力信号Ｃ１は、９０度位相が可変され
てＥＸ−ＯＲ回路２０９に入力される。クロック入力信
号Ｃ１および９０度位相可変器２０８で９０度位相が可
変された信号は、ＥＸ−ＯＲ回路２０９に入力され、２
倍の周波数（２ｍＨｚ）のクロック信号Ｃ２＊となっ
て、２：１ＭＵＸ２０５，２０６に供給される。また、
クロック信号Ｃ２＊はＥＸ−ＯＲ回路２１１および９０
度位相可変器２１０に入力される。９０度位相可変器２
１０に入力された２ｍＨｚのクロック信号Ｃ２＊は、９
０度位相が可変されてＥＸ−ＯＲ回路２１１に入力され
る。クロック信号Ｃ２＊および９０度位相可変器２１０
で９０度位相が可変された信号は、ＥＸ−ＯＲ回路２１
１に入力され、２倍の周波数（４ｍＨｚ）のクロック信
号Ｃ３＊となって、２：１ＭＵＸ２０７に供給される。
また、クロック信号Ｃ３＊はＥＸ−ＯＲ回路２１３およ
び９０度位相可変器２１２に入力される。９０度位相可
変器２１２に入力された４ｍＨｚのクロック信号Ｃ３＊
は、９０度位相が可変されてＥＸ−ＯＲ回路２１３に入
力される。クロック信号Ｃ３＊および９０度位相可変器
２１２で９０度位相が可変された信号は、ＥＸ−ＯＲ回
路２１３に入力され、２倍の周波数（８ｍＨｚ）のクロ
ック信号Ｃ４＊となって、Ｄ−Ｆ／Ｆ２１４のクロック
端子に入力される。Ｄ−Ｆ／Ｆ２１４は、ＥＸ−ＯＲ回
路２１３で倍周された８ｍＨｚのクロック信号Ｃ４＊で
同期されて、８ｍｂ／ｓの多重化されたデータ信号Ｄ１
８をリタイミングする。
ら入力されるクロック信号またはバッファ回路（不図
示）を介して供給される信号であり、２：１ＭＵＸ２０
１〜２０４に供給される。また、クロック入力信号Ｃ１
はＥＸ−ＯＲ回路２０９および９０度位相可変器２０８
に入力される。９０度位相可変器２０８に入力されたｍ
Ｈｚのクロック入力信号Ｃ１は、９０度位相が可変され
てＥＸ−ＯＲ回路２０９に入力される。クロック入力信
号Ｃ１および９０度位相可変器２０８で９０度位相が可
変された信号は、ＥＸ−ＯＲ回路２０９に入力され、２
倍の周波数（２ｍＨｚ）のクロック信号Ｃ２＊となっ
て、２：１ＭＵＸ２０５，２０６に供給される。また、
クロック信号Ｃ２＊はＥＸ−ＯＲ回路２１１および９０
度位相可変器２１０に入力される。９０度位相可変器２
１０に入力された２ｍＨｚのクロック信号Ｃ２＊は、９
０度位相が可変されてＥＸ−ＯＲ回路２１１に入力され
る。クロック信号Ｃ２＊および９０度位相可変器２１０
で９０度位相が可変された信号は、ＥＸ−ＯＲ回路２１
１に入力され、２倍の周波数（４ｍＨｚ）のクロック信
号Ｃ３＊となって、２：１ＭＵＸ２０７に供給される。
また、クロック信号Ｃ３＊はＥＸ−ＯＲ回路２１３およ
び９０度位相可変器２１２に入力される。９０度位相可
変器２１２に入力された４ｍＨｚのクロック信号Ｃ３＊
は、９０度位相が可変されてＥＸ−ＯＲ回路２１３に入
力される。クロック信号Ｃ３＊および９０度位相可変器
２１２で９０度位相が可変された信号は、ＥＸ−ＯＲ回
路２１３に入力され、２倍の周波数（８ｍＨｚ）のクロ
ック信号Ｃ４＊となって、Ｄ−Ｆ／Ｆ２１４のクロック
端子に入力される。Ｄ−Ｆ／Ｆ２１４は、ＥＸ−ＯＲ回
路２１３で倍周された８ｍＨｚのクロック信号Ｃ４＊で
同期されて、８ｍｂ／ｓの多重化されたデータ信号Ｄ１
８をリタイミングする。
【００２７】以上説明したように第２の実施の形態にお
いては、データの多重化の方向とクロックの倍周の時間
方向とが同じであるので、各段のタイミング設計を容易
にすることができる。また、最終段のＤ−Ｆ／Ｆ２１４
のクロック端子に入力するクロック信号に遅延時間の大
きな遅延回路を設けなくても良い。
いては、データの多重化の方向とクロックの倍周の時間
方向とが同じであるので、各段のタイミング設計を容易
にすることができる。また、最終段のＤ−Ｆ／Ｆ２１４
のクロック端子に入力するクロック信号に遅延時間の大
きな遅延回路を設けなくても良い。
【００２８】［第３の実施の形態］図３は、本発明の第
３の実施の形態におけるマルチプレクサの基本的な構成
を示すブロック図である。図３に示したマルチプレクサ
のデータ多重部は、図１に示した第１の実施の形態の場
合と同様に、２：１ＭＵＸを縦に積み上げた構成となっ
ており、２：１ＭＵＸ３０１〜３０７と、Ｄ−Ｆ／Ｆ３
１２とを有する構成となっている。またクロック発生部
は、バッファ回路３０８と、ギルバートセル型のミキサ
回路（以下、単にミキサ回路と記述する）３０９〜３１
１とを有する構成となっている。
３の実施の形態におけるマルチプレクサの基本的な構成
を示すブロック図である。図３に示したマルチプレクサ
のデータ多重部は、図１に示した第１の実施の形態の場
合と同様に、２：１ＭＵＸを縦に積み上げた構成となっ
ており、２：１ＭＵＸ３０１〜３０７と、Ｄ−Ｆ／Ｆ３
１２とを有する構成となっている。またクロック発生部
は、バッファ回路３０８と、ギルバートセル型のミキサ
回路（以下、単にミキサ回路と記述する）３０９〜３１
１とを有する構成となっている。
【００２９】図３に示すように、２：１ＭＵＸ３０１〜
３０４のそれぞれは、ｍｂ／ｓの入力データ信号Ｄ１，
Ｄ２と、Ｄ３，Ｄ４と、Ｄ５，Ｄ６と、Ｄ７，Ｄ８とを
多重化して、２ｍｂ／ｓのデータ信号Ｄ１２，Ｄ３４，
Ｄ５６，Ｄ７８を出力する。２：１ＭＵＸ３０５，３０
６のそれぞれは、多重化された２ｍｂ／ｓのデータ信号
Ｄ１２，Ｄ３４およびＤ５６，Ｄ７８をさらに多重化し
て、４ｍｂ／ｓのデータ信号Ｄ１４，Ｄ５８を出力す
る。２：１ＭＵＸ３０７は、多重化された４ｍｂ／ｓの
Ｄ１４，Ｄ５８を多重化して、８ｍｂ／ｓのシリアルな
データ信号Ｄ１８を出力する。Ｄ−Ｆ／Ｆ３１２は、８
個の入力データ信号Ｄ１〜Ｄ８の全てを多重化したデー
タ信号Ｄ１８をリタイミングする。シリアルに接続され
たミキサ回路３０９〜３１１のそれぞれは、入力した信
号の２逓倍信号を発生する。ミキサ回路３０９は、ｍＨ
ｚのクロック入力信号Ｃ１を入力して、Ｃ１を２逓倍し
たクロック信号を発生する。ミキサ回路３１０はミキサ
回路３０９の出力を入力し、ミキサ回路３１１はミキサ
回路３１０の出力を入力する。
３０４のそれぞれは、ｍｂ／ｓの入力データ信号Ｄ１，
Ｄ２と、Ｄ３，Ｄ４と、Ｄ５，Ｄ６と、Ｄ７，Ｄ８とを
多重化して、２ｍｂ／ｓのデータ信号Ｄ１２，Ｄ３４，
Ｄ５６，Ｄ７８を出力する。２：１ＭＵＸ３０５，３０
６のそれぞれは、多重化された２ｍｂ／ｓのデータ信号
Ｄ１２，Ｄ３４およびＤ５６，Ｄ７８をさらに多重化し
て、４ｍｂ／ｓのデータ信号Ｄ１４，Ｄ５８を出力す
る。２：１ＭＵＸ３０７は、多重化された４ｍｂ／ｓの
Ｄ１４，Ｄ５８を多重化して、８ｍｂ／ｓのシリアルな
データ信号Ｄ１８を出力する。Ｄ−Ｆ／Ｆ３１２は、８
個の入力データ信号Ｄ１〜Ｄ８の全てを多重化したデー
タ信号Ｄ１８をリタイミングする。シリアルに接続され
たミキサ回路３０９〜３１１のそれぞれは、入力した信
号の２逓倍信号を発生する。ミキサ回路３０９は、ｍＨ
ｚのクロック入力信号Ｃ１を入力して、Ｃ１を２逓倍し
たクロック信号を発生する。ミキサ回路３１０はミキサ
回路３０９の出力を入力し、ミキサ回路３１１はミキサ
回路３１０の出力を入力する。
【００３０】ｍＨｚのクロック入力信号Ｃ１は、外部か
ら入力されるクロック信号またはバッファ回路（不図
示）を介して供給される信号であり、バッファ回路３０
８を介して２：１ＭＵＸ３０１〜３０４に供給される。
また、クロック入力信号Ｃ１はバッファ回路３０８を介
してミキサ回路３０９に入力される。ミキサ回路３０９
に入力されたクロック入力信号Ｃ１は、２倍の周波数
（２ｍＨｚ）のクロック信号Ｃ２＊となって、２：１Ｍ
ＵＸ３０５，３０６に供給される。このとき、クロック
信号Ｃ２＊には、２ｍＨｚよりも大きい高調波や直流成
分も含まれて出力されることもあるが、フィルタを用い
て除去しても良い。また、クロック信号Ｃ２＊はミキサ
回路３１０に入力される。ミキサ回路３１０に入力され
たクロック信号Ｃ２＊は、２倍の周波数（４ｍＨｚ）の
クロック信号Ｃ３＊となって、２：１ＭＵＸ３０７に供
給される。また、クロック信号Ｃ３＊はミキサ回路３１
１に入力される。ミキサ回路３１１に入力されたクロッ
ク信号Ｃ３＊は、２倍の周波数（８ｍＨｚ）のクロック
信号Ｃ４＊となって、Ｄ−Ｆ／Ｆ３１２のクロック端子
に入力される。Ｄ−Ｆ／Ｆ３１２は、ミキサ回路３１１
で倍周された８ｍＨｚのクロック信号Ｃ４＊で同期され
て、８ｍｂ／ｓの多重化されたデータ信号Ｄ１８をリタ
イミングする。
ら入力されるクロック信号またはバッファ回路（不図
示）を介して供給される信号であり、バッファ回路３０
８を介して２：１ＭＵＸ３０１〜３０４に供給される。
また、クロック入力信号Ｃ１はバッファ回路３０８を介
してミキサ回路３０９に入力される。ミキサ回路３０９
に入力されたクロック入力信号Ｃ１は、２倍の周波数
（２ｍＨｚ）のクロック信号Ｃ２＊となって、２：１Ｍ
ＵＸ３０５，３０６に供給される。このとき、クロック
信号Ｃ２＊には、２ｍＨｚよりも大きい高調波や直流成
分も含まれて出力されることもあるが、フィルタを用い
て除去しても良い。また、クロック信号Ｃ２＊はミキサ
回路３１０に入力される。ミキサ回路３１０に入力され
たクロック信号Ｃ２＊は、２倍の周波数（４ｍＨｚ）の
クロック信号Ｃ３＊となって、２：１ＭＵＸ３０７に供
給される。また、クロック信号Ｃ３＊はミキサ回路３１
１に入力される。ミキサ回路３１１に入力されたクロッ
ク信号Ｃ３＊は、２倍の周波数（８ｍＨｚ）のクロック
信号Ｃ４＊となって、Ｄ−Ｆ／Ｆ３１２のクロック端子
に入力される。Ｄ−Ｆ／Ｆ３１２は、ミキサ回路３１１
で倍周された８ｍＨｚのクロック信号Ｃ４＊で同期され
て、８ｍｂ／ｓの多重化されたデータ信号Ｄ１８をリタ
イミングする。
【００３１】以上説明したように第３の実施の形態にお
いては、データの多重化の方向とクロックの倍周の時間
方向とが同じであるので、各段のタイミング設計を容易
にすることができる。また、最終段のＤ−Ｆ／Ｆ３１２
のクロック端子に入力するクロック信号に遅延時間の大
きな遅延回路を設けなくても良い。さらに、倍周回路と
してギルバートセル型のミキサ回路を用いたが、他のタ
イプのミキサ回路を用いてＲＦ信号およびＬＯ信号に同
じ周波数の信号を入力しても、同様の効果が得られる。
いては、データの多重化の方向とクロックの倍周の時間
方向とが同じであるので、各段のタイミング設計を容易
にすることができる。また、最終段のＤ−Ｆ／Ｆ３１２
のクロック端子に入力するクロック信号に遅延時間の大
きな遅延回路を設けなくても良い。さらに、倍周回路と
してギルバートセル型のミキサ回路を用いたが、他のタ
イプのミキサ回路を用いてＲＦ信号およびＬＯ信号に同
じ周波数の信号を入力しても、同様の効果が得られる。
【００３２】［第４の実施の形態］図４は、本発明の第
４の実施の形態におけるマルチプレクサの基本的な構成
を示すブロック図である。図４に示したマルチプレクサ
のデータ多重部は、図１に示した第１の実施の形態の場
合と同様に、２：１ＭＵＸを縦に積み上げた構成となっ
ており、２：１ＭＵＸ４０１〜４０７と、Ｄ−Ｆ／Ｆ４
１２とを有する構成となっている。また、クロック発生
部は、バッファ回路４０８と、トランジスタをＣ級動作
させて高調波成分を拾うアナログ型の周波数逓倍器（以
下、単に逓倍器と記述する）４０９〜４１１とを有する
構成となっている。
４の実施の形態におけるマルチプレクサの基本的な構成
を示すブロック図である。図４に示したマルチプレクサ
のデータ多重部は、図１に示した第１の実施の形態の場
合と同様に、２：１ＭＵＸを縦に積み上げた構成となっ
ており、２：１ＭＵＸ４０１〜４０７と、Ｄ−Ｆ／Ｆ４
１２とを有する構成となっている。また、クロック発生
部は、バッファ回路４０８と、トランジスタをＣ級動作
させて高調波成分を拾うアナログ型の周波数逓倍器（以
下、単に逓倍器と記述する）４０９〜４１１とを有する
構成となっている。
【００３３】図４に示すように、２：１ＭＵＸ４０１〜
４０４のそれぞれは、ｍｂ／ｓの入力データ信号Ｄ１，
Ｄ２と、Ｄ３，Ｄ４と、Ｄ５，Ｄ６と、Ｄ７，Ｄ８とを
多重化して、２ｍｂ／ｓのデータ信号Ｄ１２，Ｄ３４，
Ｄ５６，Ｄ７８を出力する。２：１ＭＵＸ４０５，４０
６のそれぞれは、多重化された２ｍｂ／ｓのデータ信号
Ｄ１２，Ｄ３４およびＤ５６，Ｄ７８をさらに多重化し
て、４ｍｂ／ｓのデータ信号Ｄ１４，Ｄ５８を出力す
る。２：１ＭＵＸ４０７は、多重化された４ｍｂ／ｓの
Ｄ１４，Ｄ５８を多重化して、８ｍｂ／ｓのシリアルな
データ信号Ｄ１８を出力する。Ｄ−Ｆ／Ｆ４１２は、８
個の入力データ信号Ｄ１〜Ｄ８の全てを多重化したデー
タ信号Ｄ１８をリタイミングする。シリアルに接続され
た逓倍器４０９〜４１１のそれぞれは、入力した信号の
２逓倍信号を発生する。逓倍器４０９は、ｍＨｚのクロ
ック入力信号Ｃ１を入力して、Ｃ１を２逓倍したクロッ
ク信号を発生する。逓倍器４１０は逓倍器４０９の出力
を入力し、逓倍器４１１は逓倍器４１０の出力を入力す
る。
４０４のそれぞれは、ｍｂ／ｓの入力データ信号Ｄ１，
Ｄ２と、Ｄ３，Ｄ４と、Ｄ５，Ｄ６と、Ｄ７，Ｄ８とを
多重化して、２ｍｂ／ｓのデータ信号Ｄ１２，Ｄ３４，
Ｄ５６，Ｄ７８を出力する。２：１ＭＵＸ４０５，４０
６のそれぞれは、多重化された２ｍｂ／ｓのデータ信号
Ｄ１２，Ｄ３４およびＤ５６，Ｄ７８をさらに多重化し
て、４ｍｂ／ｓのデータ信号Ｄ１４，Ｄ５８を出力す
る。２：１ＭＵＸ４０７は、多重化された４ｍｂ／ｓの
Ｄ１４，Ｄ５８を多重化して、８ｍｂ／ｓのシリアルな
データ信号Ｄ１８を出力する。Ｄ−Ｆ／Ｆ４１２は、８
個の入力データ信号Ｄ１〜Ｄ８の全てを多重化したデー
タ信号Ｄ１８をリタイミングする。シリアルに接続され
た逓倍器４０９〜４１１のそれぞれは、入力した信号の
２逓倍信号を発生する。逓倍器４０９は、ｍＨｚのクロ
ック入力信号Ｃ１を入力して、Ｃ１を２逓倍したクロッ
ク信号を発生する。逓倍器４１０は逓倍器４０９の出力
を入力し、逓倍器４１１は逓倍器４１０の出力を入力す
る。
【００３４】ｍＨｚのクロック入力信号Ｃ１は、外部か
ら入力されるクロック信号またはバッファ回路（不図
示）を介して供給される信号であり、バッファ回路４０
８を介して２：１ＭＵＸ４０１〜４０４に供給される。
また、クロック入力信号Ｃ１はバッファ回路４０８を介
して逓倍器４０９に入力される。逓倍器４０９に入力さ
れたクロック入力信号Ｃ１は、２倍の周波数（２ｍＨ
ｚ）のクロック信号Ｃ２＊となって、２：１ＭＵＸ４０
５，４０６に供給される。また、クロック信号Ｃ２＊は
逓倍器４１０に入力される。逓倍器４１０に入力された
クロック信号Ｃ２＊は、２倍の周波数（４ｍＨｚ）のク
ロック信号Ｃ３＊となって、２：１ＭＵＸ４０７に供給
される。また、クロック信号Ｃ３＊は逓倍器４１１に入
力される。逓倍器４１１に入力されたクロック信号Ｃ３
＊は、２倍の周波数（８ｍＨｚ）のクロック信号Ｃ４＊
となって、Ｄ−Ｆ／Ｆ４１２のクロック端子に入力され
る。Ｄ−Ｆ／Ｆ４１２は、逓倍器４１１で倍周された８
ｍＨｚのクロック信号Ｃ４＊で同期されて、８ｍｂ／ｓ
の多重化されたデータ信号Ｄ１８をリタイミングする。
ら入力されるクロック信号またはバッファ回路（不図
示）を介して供給される信号であり、バッファ回路４０
８を介して２：１ＭＵＸ４０１〜４０４に供給される。
また、クロック入力信号Ｃ１はバッファ回路４０８を介
して逓倍器４０９に入力される。逓倍器４０９に入力さ
れたクロック入力信号Ｃ１は、２倍の周波数（２ｍＨ
ｚ）のクロック信号Ｃ２＊となって、２：１ＭＵＸ４０
５，４０６に供給される。また、クロック信号Ｃ２＊は
逓倍器４１０に入力される。逓倍器４１０に入力された
クロック信号Ｃ２＊は、２倍の周波数（４ｍＨｚ）のク
ロック信号Ｃ３＊となって、２：１ＭＵＸ４０７に供給
される。また、クロック信号Ｃ３＊は逓倍器４１１に入
力される。逓倍器４１１に入力されたクロック信号Ｃ３
＊は、２倍の周波数（８ｍＨｚ）のクロック信号Ｃ４＊
となって、Ｄ−Ｆ／Ｆ４１２のクロック端子に入力され
る。Ｄ−Ｆ／Ｆ４１２は、逓倍器４１１で倍周された８
ｍＨｚのクロック信号Ｃ４＊で同期されて、８ｍｂ／ｓ
の多重化されたデータ信号Ｄ１８をリタイミングする。
【００３５】図５は、図４に示した周波数逓倍器の構成
を示すブロック図である。図５に示した周波数逓倍器
は、整合回路４２１，４２５と、ＦＥＴ４２２と、スタ
ブ４２３，４２４とを有する構成となっている。ＦＥＴ
４２２のゲートには、整合回路４２１を介して入力信号
（ここでは、ｍＨｚのクロック信号とする）が入力され
る。ＦＥＴ４２２のゲートは、ピンチオフ付近にバイア
スされている。ＦＥＴ４２２のドレインからは、ｍＨｚ
のクロック信号の偶数次の成分を多く含む電流波形が出
力される。ＦＥＴ４２２のドレイン側では、スタブ４２
３，４２４を用いて不要な周波数成分を抑制して、整合
回路４２５を介して２ｍＨｚの成分を取り出して出力す
る。
を示すブロック図である。図５に示した周波数逓倍器
は、整合回路４２１，４２５と、ＦＥＴ４２２と、スタ
ブ４２３，４２４とを有する構成となっている。ＦＥＴ
４２２のゲートには、整合回路４２１を介して入力信号
（ここでは、ｍＨｚのクロック信号とする）が入力され
る。ＦＥＴ４２２のゲートは、ピンチオフ付近にバイア
スされている。ＦＥＴ４２２のドレインからは、ｍＨｚ
のクロック信号の偶数次の成分を多く含む電流波形が出
力される。ＦＥＴ４２２のドレイン側では、スタブ４２
３，４２４を用いて不要な周波数成分を抑制して、整合
回路４２５を介して２ｍＨｚの成分を取り出して出力す
る。
【００３６】以上説明したように第４の実施の形態にお
いては、データの多重化の方向とクロックの倍周の時間
方向とが同じであるので、各段のタイミング設計を容易
にすることができる。また、最終段のＤ−Ｆ／Ｆ４１２
のクロック端子に入力するクロック信号に遅延時間の大
きな遅延回路を設けなくても良い。さらに、倍周回路と
して用いた周波数逓倍器は、１個のＦＥＴを用いる構成
のものを示したが、他のトランジスタや２個のトランジ
スタを用いたバランス型のアナログ周波数逓倍器を用い
ても同様に実現することができる。
いては、データの多重化の方向とクロックの倍周の時間
方向とが同じであるので、各段のタイミング設計を容易
にすることができる。また、最終段のＤ−Ｆ／Ｆ４１２
のクロック端子に入力するクロック信号に遅延時間の大
きな遅延回路を設けなくても良い。さらに、倍周回路と
して用いた周波数逓倍器は、１個のＦＥＴを用いる構成
のものを示したが、他のトランジスタや２個のトランジ
スタを用いたバランス型のアナログ周波数逓倍器を用い
ても同様に実現することができる。
【００３７】［第５の実施の形態］図６は、本発明の第
５の実施の形態におけるマルチプレクサの基本的な構成
を示すブロック図である。図６に示したマルチプレクサ
のデータ多重部は、図１に示した第１の実施の形態の場
合と同様に、２：１ＭＵＸを縦に積み上げた構成となっ
ており、２：１ＭＵＸ５０１〜５０７と、Ｄ−Ｆ／Ｆ５
１７とを有する構成となっている。また、クロック発生
部は、図２に示した第２の実施の形態の場合と同様に、
９０度位相可変器５０８，５１０，５１２と、ＥＸ−Ｏ
Ｒ回路５０９，５１１，５１３とを有する構成となって
いる。
５の実施の形態におけるマルチプレクサの基本的な構成
を示すブロック図である。図６に示したマルチプレクサ
のデータ多重部は、図１に示した第１の実施の形態の場
合と同様に、２：１ＭＵＸを縦に積み上げた構成となっ
ており、２：１ＭＵＸ５０１〜５０７と、Ｄ−Ｆ／Ｆ５
１７とを有する構成となっている。また、クロック発生
部は、図２に示した第２の実施の形態の場合と同様に、
９０度位相可変器５０８，５１０，５１２と、ＥＸ−Ｏ
Ｒ回路５０９，５１１，５１３とを有する構成となって
いる。
【００３８】図６に示すように、２：１ＭＵＸ５０１〜
５０４のそれぞれは、ｍｂ／ｓの入力データ信号Ｄ１，
Ｄ２と、Ｄ３，Ｄ４と、Ｄ５，Ｄ６と、Ｄ７，Ｄ８とを
多重化して、２ｍｂ／ｓのデータ信号Ｄ１２，Ｄ３４，
Ｄ５６，Ｄ７８を出力する。２：１ＭＵＸ５０５，５０
６のそれぞれは、多重化された２ｍｂ／ｓのデータ信号
Ｄ１２，Ｄ３４およびＤ５６，Ｄ７８をさらに多重化し
て、４ｍｂ／ｓのデータ信号Ｄ１４，Ｄ５８を出力す
る。２：１ＭＵＸ５０７は、多重化された４ｍｂ／ｓの
Ｄ１４，Ｄ５８を多重化して、８ｍｂ／ｓのシリアルな
データ信号Ｄ１８を出力する。Ｄ−Ｆ／Ｆ５１４は、８
個の入力データ信号Ｄ１〜Ｄ８の全てを多重化したデー
タ信号Ｄ１８をリタイミングする。シリアルに接続され
たＥＸ−ＯＲ回路５０９，５１１，５１３のそれぞれ
は、入力した信号と９０度位相が可変された信号とを入
力して、入力した信号の２逓倍信号を発生する。ＥＸ−
ＯＲ回路５０９は、ｍＨｚのクロック入力信号Ｃ１を入
力して、Ｃ１を２逓倍したクロック信号を発生する。Ｅ
Ｘ−ＯＲ回路５１１はＥＸ−ＯＲ回路５０９の出力を入
力し、ＥＸ−ＯＲ回路５１３はＥＸ−ＯＲ回路５１１の
出力を入力する。
５０４のそれぞれは、ｍｂ／ｓの入力データ信号Ｄ１，
Ｄ２と、Ｄ３，Ｄ４と、Ｄ５，Ｄ６と、Ｄ７，Ｄ８とを
多重化して、２ｍｂ／ｓのデータ信号Ｄ１２，Ｄ３４，
Ｄ５６，Ｄ７８を出力する。２：１ＭＵＸ５０５，５０
６のそれぞれは、多重化された２ｍｂ／ｓのデータ信号
Ｄ１２，Ｄ３４およびＤ５６，Ｄ７８をさらに多重化し
て、４ｍｂ／ｓのデータ信号Ｄ１４，Ｄ５８を出力す
る。２：１ＭＵＸ５０７は、多重化された４ｍｂ／ｓの
Ｄ１４，Ｄ５８を多重化して、８ｍｂ／ｓのシリアルな
データ信号Ｄ１８を出力する。Ｄ−Ｆ／Ｆ５１４は、８
個の入力データ信号Ｄ１〜Ｄ８の全てを多重化したデー
タ信号Ｄ１８をリタイミングする。シリアルに接続され
たＥＸ−ＯＲ回路５０９，５１１，５１３のそれぞれ
は、入力した信号と９０度位相が可変された信号とを入
力して、入力した信号の２逓倍信号を発生する。ＥＸ−
ＯＲ回路５０９は、ｍＨｚのクロック入力信号Ｃ１を入
力して、Ｃ１を２逓倍したクロック信号を発生する。Ｅ
Ｘ−ＯＲ回路５１１はＥＸ−ＯＲ回路５０９の出力を入
力し、ＥＸ−ＯＲ回路５１３はＥＸ−ＯＲ回路５１１の
出力を入力する。
【００３９】ｍＨｚのクロック入力信号Ｃ１は、外部か
ら入力されるクロック信号またはバッファ回路（不図
示）を介して供給される信号であり、２：１ＭＵＸ５０
１〜５０４に供給される。また、クロック入力信号Ｃ１
はＥＸ−ＯＲ回路５０９および９０度位相可変器５０８
に入力される。９０度位相可変器５０８に入力されたｍ
Ｈｚのクロック入力信号Ｃ１は、９０度位相が可変され
てＥＸ−ＯＲ回路５０９および２：１ＭＵＸ５０１〜５
０４に入力される。クロック入力信号Ｃ１および９０度
位相可変器５０８で９０度位相が可変された信号は、Ｅ
Ｘ−ＯＲ回路５０９に入力され、２倍の周波数（２ｍＨ
ｚ）のクロック信号Ｃ２＊となって、２：１ＭＵＸ５０
５，５０６に供給される。また、クロック信号Ｃ２＊は
ＥＸ−ＯＲ回路５１１および９０度位相可変器５１０に
入力される。９０度位相可変器５１０に入力された２ｍ
Ｈｚのクロック信号Ｃ２＊は、９０度位相が可変されて
ＥＸ−ＯＲ回路５１１および２：１ＭＵＸ５０５，５０
６に入力される。クロック信号Ｃ２＊および９０度位相
可変器５１０で９０度位相が可変された信号は、ＥＸ−
ＯＲ回路５１１に入力され、２倍の周波数（４ｍＨｚ）
のクロック信号Ｃ３＊となって、２：１ＭＵＸ５０７に
供給される。また、クロック信号Ｃ３＊はＥＸ−ＯＲ回
路５１３および９０度位相可変器５１２に入力される。
９０度位相可変器５１２に入力された４ｍＨｚのクロッ
ク信号Ｃ３＊は、９０度位相が可変されてＥＸ−ＯＲ回
路５１３および２：１ＭＵＸ５０７に入力される。クロ
ック信号Ｃ３＊および９０度位相可変器５１２で９０度
位相が可変された信号は、ＥＸ−ＯＲ回路５１３に入力
され、２倍の周波数（８ｍＨｚ）のクロック信号Ｃ４＊
となって、Ｄ−Ｆ／Ｆ５１４のクロック端子に入力され
る。Ｄ−Ｆ／Ｆ５１４は、ＥＸ−ＯＲ回路５１３で倍周
された８ｍＨｚのクロック信号Ｃ４＊で同期されて、８
ｍｂ／ｓの多重化されたデータ信号Ｄ１８をリタイミン
グする。
ら入力されるクロック信号またはバッファ回路（不図
示）を介して供給される信号であり、２：１ＭＵＸ５０
１〜５０４に供給される。また、クロック入力信号Ｃ１
はＥＸ−ＯＲ回路５０９および９０度位相可変器５０８
に入力される。９０度位相可変器５０８に入力されたｍ
Ｈｚのクロック入力信号Ｃ１は、９０度位相が可変され
てＥＸ−ＯＲ回路５０９および２：１ＭＵＸ５０１〜５
０４に入力される。クロック入力信号Ｃ１および９０度
位相可変器５０８で９０度位相が可変された信号は、Ｅ
Ｘ−ＯＲ回路５０９に入力され、２倍の周波数（２ｍＨ
ｚ）のクロック信号Ｃ２＊となって、２：１ＭＵＸ５０
５，５０６に供給される。また、クロック信号Ｃ２＊は
ＥＸ−ＯＲ回路５１１および９０度位相可変器５１０に
入力される。９０度位相可変器５１０に入力された２ｍ
Ｈｚのクロック信号Ｃ２＊は、９０度位相が可変されて
ＥＸ−ＯＲ回路５１１および２：１ＭＵＸ５０５，５０
６に入力される。クロック信号Ｃ２＊および９０度位相
可変器５１０で９０度位相が可変された信号は、ＥＸ−
ＯＲ回路５１１に入力され、２倍の周波数（４ｍＨｚ）
のクロック信号Ｃ３＊となって、２：１ＭＵＸ５０７に
供給される。また、クロック信号Ｃ３＊はＥＸ−ＯＲ回
路５１３および９０度位相可変器５１２に入力される。
９０度位相可変器５１２に入力された４ｍＨｚのクロッ
ク信号Ｃ３＊は、９０度位相が可変されてＥＸ−ＯＲ回
路５１３および２：１ＭＵＸ５０７に入力される。クロ
ック信号Ｃ３＊および９０度位相可変器５１２で９０度
位相が可変された信号は、ＥＸ−ＯＲ回路５１３に入力
され、２倍の周波数（８ｍＨｚ）のクロック信号Ｃ４＊
となって、Ｄ−Ｆ／Ｆ５１４のクロック端子に入力され
る。Ｄ−Ｆ／Ｆ５１４は、ＥＸ−ＯＲ回路５１３で倍周
された８ｍＨｚのクロック信号Ｃ４＊で同期されて、８
ｍｂ／ｓの多重化されたデータ信号Ｄ１８をリタイミン
グする。
【００４０】図７は、図６に示した２：１ＭＵＸの構成
を示すブロック図である。図７を用いて、データとクロ
ックとのタイミング関係を解りやすく説明する。
を示すブロック図である。図７を用いて、データとクロ
ックとのタイミング関係を解りやすく説明する。
【００４１】図７に示した２：１ＭＵＸは、入力データ
信号ＤＡを入力するマスター・スレーブからなるＤ−Ｆ
／Ｆ５１５と、入力データ信号ＤＢを入力するマスター
・スレーブ・マスターからなるＤ−Ｆ／Ｆ５１６と、Ｄ
−Ｆ／Ｆ５１５，５１６から出力されるデータＳＤＡ，
ＳＤＢを入力して多重化するセレクタ回路５１７と、セ
レクタ回路のデータ取込み信号を出力する９０度位相可
変器５１８と、ＥＸ−ＯＲ回路５１９と、セレクタ回路
５１７から出力されるデータＤＡＢを入力してリタイミ
ングし、データＳＤＡＢを出力するＤ−Ｆ／Ｆ５２０と
を有する構成となっている。ここで、Ｄ−Ｆ／Ｆ５１
５，５１６は一対となって、それぞれパラレルな入力信
号ＤＡ，ＤＢを入力する。クロック入力信号ＣＬＫは、
外部から入力される信号またはバッファ回路（不図示）
を介して供給される信号であり、Ｄ−Ｆ／Ｆ５１５，５
１６に供給される。また、クロック入力信号ＣＬＫは、
９０度位相可変器５１８に入力され、９０度位相が可変
されたクロック信号ＣＬＫ＊となってセレクタ回路５１
７のデータ取込み信号となる。さらに、クロック入力信
号ＣＬＫおよびクロック信号ＣＬＫはＥＸ−ＯＲ回路５
１９に入力され、２倍の周波数をもつクロック信号ＣＬ
Ｋ２が出力され、Ｄ−Ｆ／Ｆ５２０のクロック端子に入
力される。
信号ＤＡを入力するマスター・スレーブからなるＤ−Ｆ
／Ｆ５１５と、入力データ信号ＤＢを入力するマスター
・スレーブ・マスターからなるＤ−Ｆ／Ｆ５１６と、Ｄ
−Ｆ／Ｆ５１５，５１６から出力されるデータＳＤＡ，
ＳＤＢを入力して多重化するセレクタ回路５１７と、セ
レクタ回路のデータ取込み信号を出力する９０度位相可
変器５１８と、ＥＸ−ＯＲ回路５１９と、セレクタ回路
５１７から出力されるデータＤＡＢを入力してリタイミ
ングし、データＳＤＡＢを出力するＤ−Ｆ／Ｆ５２０と
を有する構成となっている。ここで、Ｄ−Ｆ／Ｆ５１
５，５１６は一対となって、それぞれパラレルな入力信
号ＤＡ，ＤＢを入力する。クロック入力信号ＣＬＫは、
外部から入力される信号またはバッファ回路（不図示）
を介して供給される信号であり、Ｄ−Ｆ／Ｆ５１５，５
１６に供給される。また、クロック入力信号ＣＬＫは、
９０度位相可変器５１８に入力され、９０度位相が可変
されたクロック信号ＣＬＫ＊となってセレクタ回路５１
７のデータ取込み信号となる。さらに、クロック入力信
号ＣＬＫおよびクロック信号ＣＬＫはＥＸ−ＯＲ回路５
１９に入力され、２倍の周波数をもつクロック信号ＣＬ
Ｋ２が出力され、Ｄ−Ｆ／Ｆ５２０のクロック端子に入
力される。
【００４２】図８は、図７に示した２：１ＭＵＸの動作
を説明するためのタイミングチャートである。図８に示
すように、入力データ信号ＤＡ、ＤＢはそれぞれ、Ｄ−
Ｆ／Ｆ５１５，５１６において、入力されたクロック入
力信号ＣＬＫに同期される。セレクタ回路５１７は、９
０度位相可変器５１８においてクロック入力信号ＣＬＫ
の９０度位相が可変されたクロック信号ＣＬＫ＊によっ
てデータ取込み信号を切り替える。すなわち、クロック
信号ＣＬＫ＊が“Ｌ”レベルのときにはＤ−Ｆ／Ｆ５１
５から出力されるデータ信号ＳＤＡが取り込まれ、クロ
ック信号ＣＬＫ＊が“Ｈ”レベルのときにはＤ−Ｆ／Ｆ
５１６から出力されるデータ信号ＳＤＢが取り込まれ
る。したがって、セレクタ回路５１７からは、入力デー
タ信号ＤＡ，ＤＢを多重化した信号ＤＡＢが出力され
る。この多重化データ信号は、Ｄ−Ｆ／Ｆ５２０を介し
て、クロック信号ＣＬＫ２に同期した多重化データ信号
ＳＤＡＢとして出力される。
を説明するためのタイミングチャートである。図８に示
すように、入力データ信号ＤＡ、ＤＢはそれぞれ、Ｄ−
Ｆ／Ｆ５１５，５１６において、入力されたクロック入
力信号ＣＬＫに同期される。セレクタ回路５１７は、９
０度位相可変器５１８においてクロック入力信号ＣＬＫ
の９０度位相が可変されたクロック信号ＣＬＫ＊によっ
てデータ取込み信号を切り替える。すなわち、クロック
信号ＣＬＫ＊が“Ｌ”レベルのときにはＤ−Ｆ／Ｆ５１
５から出力されるデータ信号ＳＤＡが取り込まれ、クロ
ック信号ＣＬＫ＊が“Ｈ”レベルのときにはＤ−Ｆ／Ｆ
５１６から出力されるデータ信号ＳＤＢが取り込まれ
る。したがって、セレクタ回路５１７からは、入力デー
タ信号ＤＡ，ＤＢを多重化した信号ＤＡＢが出力され
る。この多重化データ信号は、Ｄ−Ｆ／Ｆ５２０を介し
て、クロック信号ＣＬＫ２に同期した多重化データ信号
ＳＤＡＢとして出力される。
【００４３】以上説明したように第５の実施の形態にお
いては、データの多重化の方向とクロックの倍周の時間
方向とが同じであるので、各段のタイミング設計を容易
にすることができる。また、最終段のＤ−Ｆ／Ｆ５１４
のクロック端子に入力するクロック信号に遅延時間の大
きな遅延回路を設けなくても良い。さらに、２：１ＭＵ
Ｘのセレクタ回路５１７に供給するクロック信号ＣＬＫ
＊は、前段のＤ−Ｆ／Ｆ５１５，５１６に供給されるク
ロック信号ＣＬＫに対して９０度の位相差をもつので、
クロックのマージンを大きくすることができる。
いては、データの多重化の方向とクロックの倍周の時間
方向とが同じであるので、各段のタイミング設計を容易
にすることができる。また、最終段のＤ−Ｆ／Ｆ５１４
のクロック端子に入力するクロック信号に遅延時間の大
きな遅延回路を設けなくても良い。さらに、２：１ＭＵ
Ｘのセレクタ回路５１７に供給するクロック信号ＣＬＫ
＊は、前段のＤ−Ｆ／Ｆ５１５，５１６に供給されるク
ロック信号ＣＬＫに対して９０度の位相差をもつので、
クロックのマージンを大きくすることができる。
【００４４】
【発明の効果】以上説明したように本発明は、データの
多重化の方向とクロックの倍周の時間方向とが同じであ
るので、各段のタイミング設計を容易にすることがで
き、タイミングマージンを大きく確保することができる
という効果を有する。また、各段のタイミングを合わせ
るために遅延時間の大きな遅延回路を設ける必要がない
という効果を有する。
多重化の方向とクロックの倍周の時間方向とが同じであ
るので、各段のタイミング設計を容易にすることがで
き、タイミングマージンを大きく確保することができる
という効果を有する。また、各段のタイミングを合わせ
るために遅延時間の大きな遅延回路を設ける必要がない
という効果を有する。
【図１】本発明の第１の実施の形態におけるマルチプレ
クサの基本的な構成を示すブロック図
クサの基本的な構成を示すブロック図
【図２】本発明の第２の実施の形態におけるマルチプレ
クサの基本的な構成を示すブロック図
クサの基本的な構成を示すブロック図
【図３】本発明の第３の実施の形態におけるマルチプレ
クサの基本的な構成を示すブロック図
クサの基本的な構成を示すブロック図
【図４】本発明の第４の実施の形態におけるマルチプレ
クサの基本的な構成を示すブロック図
クサの基本的な構成を示すブロック図
【図５】図４に示した周波数逓倍器の構成を示すブロッ
ク図
ク図
【図６】本発明の第５の実施の形態におけるマルチプレ
クサの基本的な構成を示すブロック図
クサの基本的な構成を示すブロック図
【図７】図６に示した２：１ＭＵＸの構成を示すブロッ
ク図
ク図
【図８】図７に示した２：１ＭＵＸの動作を説明するた
めのタイミングチャート
めのタイミングチャート
【図９】従来例におけるマルチプレクサの基本的な構成
を示すブロック図
を示すブロック図
【図１０】図９に示した２：１ＭＵＸの構成を示すブロ
ック図
ック図
【図１１】図１０に示した２：１ＭＵＸの動作を説明す
るためのタイミングチャート
るためのタイミングチャート
【符号の説明】 １０１〜１０７，２０１〜２０７，３０１〜３０７，４
０１〜４０７，５０１〜５０７，１００１〜１００７
２：１ＭＵＸ １１１，２１４，３１２，４１２，５１４〜５１６，５
２０，１０１１，１０２１，１０２２，１０２５ Ｄ
−Ｆ／Ｆ １０８〜１１０ 倍周器 ２０８，２１０，２１２，５０８，５１０，５１２，５
１８ ９０度位相可変器 ２０９，２１１，２１３，５０９，５１１，５１３，５
１９ ＥＸ−ＯＲ回路 ３０８，４０８ バッファ回路 ３０９〜３１１ ギルバートセル型ミキサ回路 ４０９〜４１１ アナログ型周波数逓倍器 ４２１，４２５ 整合回路 ４２２ ＦＥＴ ４２３，４２４ スタブ ５１７，１０２３ セレクタ回路 １００８〜１０１０ 分周器 １０１２，１０１３ 遅延回路 １０２４ Ｔ−Ｆ／Ｆ
０１〜４０７，５０１〜５０７，１００１〜１００７
２：１ＭＵＸ １１１，２１４，３１２，４１２，５１４〜５１６，５
２０，１０１１，１０２１，１０２２，１０２５ Ｄ
−Ｆ／Ｆ １０８〜１１０ 倍周器 ２０８，２１０，２１２，５０８，５１０，５１２，５
１８ ９０度位相可変器 ２０９，２１１，２１３，５０９，５１１，５１３，５
１９ ＥＸ−ＯＲ回路 ３０８，４０８ バッファ回路 ３０９〜３１１ ギルバートセル型ミキサ回路 ４０９〜４１１ アナログ型周波数逓倍器 ４２１，４２５ 整合回路 ４２２ ＦＥＴ ４２３，４２４ スタブ ５１７，１０２３ セレクタ回路 １００８〜１０１０ 分周器 １０１２，１０１３ 遅延回路 １０２４ Ｔ−Ｆ／Ｆ
Claims (5)
- 【請求項１】 クロック発生部と複数のデータ多重部と
を有し、並列の入力データ信号を直列のデータ信号に多
重化するマルチプレクサにおいて、 該クロック発生部が、それぞれが入力した信号の２倍の
周波数を持つ信号を発生するＮ個の倍周回路を有し、該
入力データ信号に相当する周波数のクロック信号をクロ
ック入力信号として入力して、該クロック入力信号の２
N 倍の周波数を持つクロック信号を出力し、 該Ｎ個の倍周回路のうちの第１の倍周回路が、該クロッ
ク入力信号の２倍の周波数を持つ第１のクロック信号を
発生し、 該Ｎ個の倍周回路のうちの第２の倍周回路が、該第１の
クロック信号の２倍の周波数を持つ第２のクロック信号
を発生し、 該Ｎ個の倍周回路のうちの第Ｎの倍周回路が、第（Ｎ−
１）のクロック信号の２倍の周波数を持つ第Ｎのクロッ
ク信号を発生し、 該クロック入力信号の２N 倍の周波数を持つ該第Ｎのク
ロック信号を、該データ多重部の出力データである該直
列のデータ信号のタイミングを制御する出力段に供給す
ることを特徴とする、マルチプレクサ。 - 【請求項２】 前記Ｎ個の倍周回路のそれぞれが、９０
度位相可変回路と排他的論理和回路とを備えることを特
徴とする、請求項１に記載のマルチプレクサ。 - 【請求項３】 前記Ｎ個の倍周回路のそれぞれが、ミキ
サ回路を備えることを特徴とする、請求項１に記載のマ
ルチプレクサ。 - 【請求項４】 前記Ｎ個の倍周回路のそれぞれが、トラ
ンジスタをＣ級動作させて高調波成分を拾うアナログ型
周波数逓倍回路を備えることを特徴とする、請求項１に
記載のマルチプレクサ。 - 【請求項５】 前記複数のデータ多重部のそれぞれが、
第１のデータを入力する第１のフリップフロップ回路
と、第２のデータを入力する第２のフリップフロップ回
路と、該第１のフリップフロップ回路および該第２のフ
リップフロップ回路の出力を入力するセレクタ回路と、
９０度位相可変回路と排他的論理和回路とを備え、 該９０度位相可変回路に入力されるクロック信号と同位
相の第１のクロック信号を、該第１のフリップフロップ
回路および該第２のフリップフロップ回路に供給し、 該９０度位相可変回路から出力されるクロック信号と同
位相の第２のクロック信号を、該セレクタ回路に供給す
ることを特徴とする、請求項１に記載のマルチプレク
サ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9164679A JPH1117636A (ja) | 1997-06-20 | 1997-06-20 | マルチプレクサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9164679A JPH1117636A (ja) | 1997-06-20 | 1997-06-20 | マルチプレクサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117636A true JPH1117636A (ja) | 1999-01-22 |
Family
ID=15797795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9164679A Pending JPH1117636A (ja) | 1997-06-20 | 1997-06-20 | マルチプレクサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1117636A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011109475A (ja) * | 2009-11-18 | 2011-06-02 | Fujitsu Ltd | 信号多重化回路 |
| JP2011109555A (ja) * | 2009-11-20 | 2011-06-02 | Fujitsu Ltd | パラレル−シリアル変換回路 |
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