JPH0258939A - 多重・分離装置 - Google Patents
多重・分離装置Info
- Publication number
- JPH0258939A JPH0258939A JP20939488A JP20939488A JPH0258939A JP H0258939 A JPH0258939 A JP H0258939A JP 20939488 A JP20939488 A JP 20939488A JP 20939488 A JP20939488 A JP 20939488A JP H0258939 A JPH0258939 A JP H0258939A
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- JP
- Japan
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- circuit
- interface
- pattern
- interface circuit
- spare
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- Detection And Prevention Of Errors In Transmission (AREA)
- Monitoring And Testing Of Exchanges (AREA)
- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ｎ個の伝送路（但しｎは複数）をそれぞれ対
応した入側インタフェース回路を介した後、多重化して
時間スイッチに取り込み、そこでタイムスロットの入れ
替えを行い、その後分離してそれぞれ対応した出側イン
タフェース回路を介し出力する多重・分離装置に関する
ものである。
応した入側インタフェース回路を介した後、多重化して
時間スイッチに取り込み、そこでタイムスロットの入れ
替えを行い、その後分離してそれぞれ対応した出側イン
タフェース回路を介し出力する多重・分離装置に関する
ものである。
第３図はかかる従来の多重・分離装置の構成例を示すブ
ロック図である。
ロック図である。
同図において、ＩＦはインタフェース回路、ＭＵＸは多
重化部、ＰＴＮ・ＧＥＮはチェック用のパスパターン発
生回路、ＳＷはスイッチ部、ＤＭＶＸは分離部、ＰＴＮ
−ＣＨＫはパターンチェック回路、である。
重化部、ＰＴＮ・ＧＥＮはチェック用のパスパターン発
生回路、ＳＷはスイッチ部、ＤＭＶＸは分離部、ＰＴＮ
−ＣＨＫはパターンチェック回路、である。
ｎ個の図示せざる伝送路（但しｎは複数）がそれぞれ対
応した入側のインタフェース回路ＩＦ（１）〜＋Ｆ（ｎ
）を介した後、多重化部ＭＵＸにおいて多重化され、二
重化されたスイッチ部ＳＷでタイムスロットの入れ替え
を行い、その後分離部ＤＭＵＸで分離してそれぞれ対応
した出側インタフェース回路ＩＦ（１）〜ＩＦ（ｎ）を
介し出力している。
応した入側のインタフェース回路ＩＦ（１）〜＋Ｆ（ｎ
）を介した後、多重化部ＭＵＸにおいて多重化され、二
重化されたスイッチ部ＳＷでタイムスロットの入れ替え
を行い、その後分離部ＤＭＵＸで分離してそれぞれ対応
した出側インタフェース回路ＩＦ（１）〜ＩＦ（ｎ）を
介し出力している。
装置内における障害発生の有無監視のために多重化部Ｍ
ＵＸにチェック用のパスパターン発生回路ＰＴＮ −Ｇ
ＥＮを設けておき、これから伝送路のフレーム中の空き
スロットにチェック用のパスパターンを挿入し、これを
スイッチ部ＳＷで他の空きスロットにタイムスロット交
換をし、他方分離部ＤＭＵＸに設けであるパターンチェ
ック回路ＰＴＮ−ＣＨＫでこれを受信してチェックする
ことにより障害発生の有無の監視を行っている。また伝
送する情報のチェックは、スイッチ部ＳＷの入力側より
パリティを挿入し、出力側でこれを検出することにより
行っている。
ＵＸにチェック用のパスパターン発生回路ＰＴＮ −Ｇ
ＥＮを設けておき、これから伝送路のフレーム中の空き
スロットにチェック用のパスパターンを挿入し、これを
スイッチ部ＳＷで他の空きスロットにタイムスロット交
換をし、他方分離部ＤＭＵＸに設けであるパターンチェ
ック回路ＰＴＮ−ＣＨＫでこれを受信してチェックする
ことにより障害発生の有無の監視を行っている。また伝
送する情報のチェックは、スイッチ部ＳＷの入力側より
パリティを挿入し、出力側でこれを検出することにより
行っている。
以上説明した如き従来の多重・分離装置では、障害発生
の有無監視は、多重化部ＭＵＸ、分離部ＤＭＵＸ、スイ
ッチ部ＳＷについてだけ行われており、インタフェース
部についてはその障害発生の有無監視は全く行われてい
なかった。このためインタフェース部において障害が発
生すると、障害を発生した故障個所の特定に時間を要し
、その間、回線断となることからサービスに悪影響を及
ぼすという問題があった。
の有無監視は、多重化部ＭＵＸ、分離部ＤＭＵＸ、スイ
ッチ部ＳＷについてだけ行われており、インタフェース
部についてはその障害発生の有無監視は全く行われてい
なかった。このためインタフェース部において障害が発
生すると、障害を発生した故障個所の特定に時間を要し
、その間、回線断となることからサービスに悪影響を及
ぼすという問題があった。
本発明の目的は、かかる従来技術における問題点を解決
し、インタフェース部において障害が発生した場合でも
、可及的速やかにその故障個所の特定化が可能であり、
故障したインタフェース回路に代えて予備のインタフェ
ース回路を用い得るようにして万全のサービスを可能と
する多重・分離装置を提供することにある。
し、インタフェース部において障害が発生した場合でも
、可及的速やかにその故障個所の特定化が可能であり、
故障したインタフェース回路に代えて予備のインタフェ
ース回路を用い得るようにして万全のサービスを可能と
する多重・分離装置を提供することにある。
上記目的達成のため、本発明では、ｎ個の伝送路（但し
ｎは複数）をそれぞれ対応した入側インタフェース回路
を介した後、多重化して時間スイッチに取り込み、そこ
でタイムスロットの入れ替えを行い、その後分離してそ
れぞれ対応した出側インタフェース回路を介し出力する
多重・分離装置において、入側インタフェース回路の全
体に対して共通の予備インタフェース回路を、任意の入
側インタフェース回路と置き換え可能に設けると共に、
出側インタフェース回路の全体に対して共通の予備イン
タフェース回路を、任意の出側インタフェース回路と置
き換え可能に設け、更に前記入側インタフェース回路と
入側予備インタフェース回路の各々に障害検出用のチェ
ックパターン発生回路を設け、・かつ前記出側インタフ
ェース回路と出側予備インタフェース回路の各々にパタ
ーンチェック回路を設けた。
ｎは複数）をそれぞれ対応した入側インタフェース回路
を介した後、多重化して時間スイッチに取り込み、そこ
でタイムスロットの入れ替えを行い、その後分離してそ
れぞれ対応した出側インタフェース回路を介し出力する
多重・分離装置において、入側インタフェース回路の全
体に対して共通の予備インタフェース回路を、任意の入
側インタフェース回路と置き換え可能に設けると共に、
出側インタフェース回路の全体に対して共通の予備イン
タフェース回路を、任意の出側インタフェース回路と置
き換え可能に設け、更に前記入側インタフェース回路と
入側予備インタフェース回路の各々に障害検出用のチェ
ックパターン発生回路を設け、・かつ前記出側インタフ
ェース回路と出側予備インタフェース回路の各々にパタ
ーンチェック回路を設けた。
入側インタフェース回路と入側予備インタフェース回路
の各々に設けた障害検出用のチェックパターン発生回路
から各フレーム毎に発生せしめるパターンを、該フレー
ム中の特定の空きタイムスロットに挿入するが、その際
、各入側インタフェース回路では、ｎフレーム毎に１回
休むほかは、残りの（ｎ−１）フレームにおいて挿入し
、入側予備インタフェース回路では、各入側インタフェ
ース回路で休みとなるそのフレーム毎に挿入するように
、前記各パターン発生回路の出力をスイッチ回路により
切り替える。他方出側インタフェース回路と出側予備イ
ンタフェース回路の各々に設ケタハターンチェック回路
士は各フレームの特定タイムスロ・ント毎に挿入されタ
イムスロット交換されてくる前記パターンを取り込んで
チェックするが、その際、各出側インタフェース回路で
は、ｎフレーム毎に１回休むほかは、残りの（ｎ−１）
フレームにおいてチエ・ツクし、出側予備インタフェー
ス回路では、各出側インタフェース回路で゛休みとなる
そのフレーム毎にチェックするように、前記各パターン
チェック回路の入力をスイッチ回路により切り替える。
の各々に設けた障害検出用のチェックパターン発生回路
から各フレーム毎に発生せしめるパターンを、該フレー
ム中の特定の空きタイムスロットに挿入するが、その際
、各入側インタフェース回路では、ｎフレーム毎に１回
休むほかは、残りの（ｎ−１）フレームにおいて挿入し
、入側予備インタフェース回路では、各入側インタフェ
ース回路で休みとなるそのフレーム毎に挿入するように
、前記各パターン発生回路の出力をスイッチ回路により
切り替える。他方出側インタフェース回路と出側予備イ
ンタフェース回路の各々に設ケタハターンチェック回路
士は各フレームの特定タイムスロ・ント毎に挿入されタ
イムスロット交換されてくる前記パターンを取り込んで
チェックするが、その際、各出側インタフェース回路で
は、ｎフレーム毎に１回休むほかは、残りの（ｎ−１）
フレームにおいてチエ・ツクし、出側予備インタフェー
ス回路では、各出側インタフェース回路で゛休みとなる
そのフレーム毎にチェックするように、前記各パターン
チェック回路の入力をスイッチ回路により切り替える。
即ち本発明では、予備のインタフェース回路を備えるこ
とにより冗長構成としたインタフェース部において、チ
ェック用のパスパターン発生回路を予備をも含めて入側
の各インタフェース回路に設け、パターンチェック回路
を予備をも含めて出側の各インタフェース回路に設けた
ことにより、多重化部ＭＵＸ、分離部ＤＭＵＸ、スイッ
チ部ＳＷの他インタフェース部をも含めた全範囲にわた
って障害発生の有無監視を行うことを主要な特徴として
いる。従来技術とは監視範囲に予備インタフェース回路
を含めた全インタフェース部を含む点で異なる。
とにより冗長構成としたインタフェース部において、チ
ェック用のパスパターン発生回路を予備をも含めて入側
の各インタフェース回路に設け、パターンチェック回路
を予備をも含めて出側の各インタフェース回路に設けた
ことにより、多重化部ＭＵＸ、分離部ＤＭＵＸ、スイッ
チ部ＳＷの他インタフェース部をも含めた全範囲にわた
って障害発生の有無監視を行うことを主要な特徴として
いる。従来技術とは監視範囲に予備インタフェース回路
を含めた全インタフェース部を含む点で異なる。
第１図は本発明の一実施例を示す説明図である。
同図において、ｌａは入側運用インタフェース盤（ＩＦ
）、ｌｂは出側運用イアタフエース盤（ｒ Ｆ）。
）、ｌｂは出側運用イアタフエース盤（ｒ Ｆ）。
２ａは入側予備インタフェース盤（ＩＦ（Ｓ））。
２ｂは出側予備インタフェース盤（ＩＦ（Ｓ））。
３は選択回路（ＳＥＬ）、４は分配回路（Ｄ Ｉ Ｓ）
。
。
５はスイッチ回路（ＴＳＷ）、６は伝送路選択回路、７
は制御回路、８はパスバタン発生回路（ＰＴＮ・ＧＥＮ
）、９はパスバタン検出回路（ＰＴＮ・ＣＨＫ）、１０
は運用／予備インタフェース選択制御信号線（ＣＯＮ’
ｆ’ （Ａ））、１１は運用／予備インタフェース分配
制御信号線（ＣＯＮＴ（Ｂ））、１２はパスバタン挿入
制御信号線（ＣＮＴ（Ｃ））、１３はパスバタン検出制
御信号線（ＣＮＴ （Ｄ））である。
は制御回路、８はパスバタン発生回路（ＰＴＮ・ＧＥＮ
）、９はパスバタン検出回路（ＰＴＮ・ＣＨＫ）、１０
は運用／予備インタフェース選択制御信号線（ＣＯＮ’
ｆ’ （Ａ））、１１は運用／予備インタフェース分配
制御信号線（ＣＯＮＴ（Ｂ））、１２はパスバタン挿入
制御信号線（ＣＮＴ（Ｃ））、１３はパスバタン検出制
御信号線（ＣＮＴ （Ｄ））である。
第１Ａ図は制御回路７の詳細を示すブロック図であり、
ＤＬＹは遅延回路、ＤＩＳは分配回路、ＡＮＤはアンド
ゲート、ＮＯＴはノットゲートを示す。
ＤＬＹは遅延回路、ＤＩＳは分配回路、ＡＮＤはアンド
ゲート、ＮＯＴはノットゲートを示す。
第１Ｂ図は出側の運用インタフェース盤１ｂの詳細を示
すブロック図である。同図において１４はチェック制御
信号（ＣＨＫ Ｃ０ＮＴ （ｉ））である。
すブロック図である。同図において１４はチェック制御
信号（ＣＨＫ Ｃ０ＮＴ （ｉ））である。
第２図は、装置内伝送路におけるフレームの空きタイム
スロット（ＦＴＳＬ、２）と運用／予備インタフェース
選択制御信号（ＣＯＮＴ （Ａ））。
スロット（ＦＴＳＬ、２）と運用／予備インタフェース
選択制御信号（ＣＯＮＴ （Ａ））。
運用／予備インタフェース分配制御信号（ＣＯＮＴ （
Ｂ） ） 、パスバタン挿入制御信号（ＣＯＮＴ（Ｃ）
）、パスバタン検出制御信号（ＣＯＮＴ （Ｄ））、チ
ェック制御信号（ＣＨＫ Ｃ０ＮＴ （ｉ））のタイ
ミング関係を示すタイミングチャートである。
Ｂ） ） 、パスバタン挿入制御信号（ＣＯＮＴ（Ｃ）
）、パスバタン検出制御信号（ＣＯＮＴ （Ｄ））、チ
ェック制御信号（ＣＨＫ Ｃ０ＮＴ （ｉ））のタイ
ミング関係を示すタイミングチャートである。
第１図、第１Ａ図、第１Ｂ図、第２図を参照して本発明
に関係した回路動作を説明する。まず、各入側インタフ
ェース盤１ａでは、パスバタン発生回路８で生成したパ
スバタンを、パスバタン挿入制御信号１２で示したタイ
ミングでセレクタＳＥＬを介して装置内伝送路における
フレームの空きタイムスロット１ （ＦＴＳＩ）の位
置にフレーム周期毎に挿入する。
に関係した回路動作を説明する。まず、各入側インタフ
ェース盤１ａでは、パスバタン発生回路８で生成したパ
スバタンを、パスバタン挿入制御信号１２で示したタイ
ミングでセレクタＳＥＬを介して装置内伝送路における
フレームの空きタイムスロット１ （ＦＴＳＩ）の位
置にフレーム周期毎に挿入する。
選択回路３では、運用／予備インタフェース選択制御信
号１０ （ＣＯＮＴ （Ａ））のタイミングで運用イン
タフェースｌａと予備インタフェース２ａの信号の選択
を行なう。例えば運用インタフェース盤１ａがｎ個の場
合には、装置内伝送路におけるフレーム周期の０倍の周
期で、予備インタフェース盤２ａの空きタイムスロット
を選択し、その他の時は運用インタフェース盤１ａの信
号を選択し、スイッチ回路”５へ送出する。
号１０ （ＣＯＮＴ （Ａ））のタイミングで運用イン
タフェースｌａと予備インタフェース２ａの信号の選択
を行なう。例えば運用インタフェース盤１ａがｎ個の場
合には、装置内伝送路におけるフレーム周期の０倍の周
期で、予備インタフェース盤２ａの空きタイムスロット
を選択し、その他の時は運用インタフェース盤１ａの信
号を選択し、スイッチ回路”５へ送出する。
スイッチ回路５では、空きタイムスロット１（ＦＴＳＩ
）の内容を空きタイムスロット２ （ＦＴ３２）へ移し
、分配回路４に送出する。分配回路４では運用／予備イ
ンタフェース分配制御信号１１ （ＣＯＮＴ （Ｂ）
’）のタイミングで運用インタフェース盤１ｂ又は予備
インタフェース盤２ｂへ信号を分配する。例えば運用イ
ンタフェース盤ｌｂがｎ個の場合には、装置内伝送路に
おけるフレーム周期のｎ倍の周期で、予備インタフェー
ス盤２ｂに空きタイムスロットＦＴＳ２の内容が送出さ
れる。その他の時は運用インタフェース盤ｌに、送出さ
れる。
）の内容を空きタイムスロット２ （ＦＴ３２）へ移し
、分配回路４に送出する。分配回路４では運用／予備イ
ンタフェース分配制御信号１１ （ＣＯＮＴ （Ｂ）
’）のタイミングで運用インタフェース盤１ｂ又は予備
インタフェース盤２ｂへ信号を分配する。例えば運用イ
ンタフェース盤ｌｂがｎ個の場合には、装置内伝送路に
おけるフレーム周期のｎ倍の周期で、予備インタフェー
ス盤２ｂに空きタイムスロットＦＴＳ２の内容が送出さ
れる。その他の時は運用インタフェース盤ｌに、送出さ
れる。
運用インタフェース盤１ｂでは空きタイムスロットＦＴ
Ｓ２に同期した装置内伝送路におけるフレーム周期で受
信したパスパタンの一致・不一致を検出する。一方装置
内伝送路におけるフレーム周期のｎ倍の周期で、パスバ
タン検出を禁止する。
Ｓ２に同期した装置内伝送路におけるフレーム周期で受
信したパスパタンの一致・不一致を検出する。一方装置
内伝送路におけるフレーム周期のｎ倍の周期で、パスバ
タン検出を禁止する。
これは選択／分配回路が予備インタフェース盤２ｂを選
択するタイミングに同期している。
択するタイミングに同期している。
予備インタフェース盤２ｂでは空きタイムスロットＦＴ
Ｓ２に同期した装置内伝送路におけるフレーム周期で受
信したパスバタンの一致／不一致を検出する。予備イン
タフェース盤２ｂで受信するパスパタンのパスは、運用
インタフェース盤ｌｂ （ＩＦ （１）〜（ｎ））の空
きタイムスロットＦＴＳのパスと同一であり、装置内伝
送路のフレームの１周期毎に Ｉ Ｆ（ｉ）→ＩＦ（ｉ
＋１）→ＩＦ（ｉ＋２）→・・・・・・の如く順次パス
を変化させる。そして ＩＦ（１）→ＩＦ（ｎ）まで装
置内伝送路のフレーム周期のｎ倍で一巡し、以後これを
繰り返す。
Ｓ２に同期した装置内伝送路におけるフレーム周期で受
信したパスバタンの一致／不一致を検出する。予備イン
タフェース盤２ｂで受信するパスパタンのパスは、運用
インタフェース盤ｌｂ （ＩＦ （１）〜（ｎ））の空
きタイムスロットＦＴＳのパスと同一であり、装置内伝
送路のフレームの１周期毎に Ｉ Ｆ（ｉ）→ＩＦ（ｉ
＋１）→ＩＦ（ｉ＋２）→・・・・・・の如く順次パス
を変化させる。そして ＩＦ（１）→ＩＦ（ｎ）まで装
置内伝送路のフレーム周期のｎ倍で一巡し、以後これを
繰り返す。
このような構成のため、インタフェース盤を含めた全範
囲で、常時、パス監視が可能であり、また、予備インタ
フェース盤についても、装置内伝送路のフレーム周期の
ｎ倍の周期で常時、各運用インタフェース盤と同一のパ
ス監視が可能であるため、運用／予備インタフェースの
切替時にも回線断を伴なうことなく切替が可能となり、
信頼性の向上が図れる。
囲で、常時、パス監視が可能であり、また、予備インタ
フェース盤についても、装置内伝送路のフレーム周期の
ｎ倍の周期で常時、各運用インタフェース盤と同一のパ
ス監視が可能であるため、運用／予備インタフェースの
切替時にも回線断を伴なうことなく切替が可能となり、
信頼性の向上が図れる。
以上説明したように本発明によれば、各インタフェース
盤にパスパタン（障害検出用のチェンクパターン）の発
生・検出回路を備え、スイッチ部を介して、常時バタン
監視をしていることから、監視範囲が拡がり信頼性が向
上する利点がある。
盤にパスパタン（障害検出用のチェンクパターン）の発
生・検出回路を備え、スイッチ部を介して、常時バタン
監視をしていることから、監視範囲が拡がり信頼性が向
上する利点がある。
また、予備インタフェース盤の監視については運用して
いる全インタフェース盤に対して、周期的に選択回路を
予備インタフェースに切替えることにより、常時、運用
系での正常性を確認できるため、運用インタフェースの
障害に対して予備インタフェースを確実に予備系から運
用系へ切替えることができる、という利点がある。また
、パリティ監視との併用により信頼性の向上が図れる。
いる全インタフェース盤に対して、周期的に選択回路を
予備インタフェースに切替えることにより、常時、運用
系での正常性を確認できるため、運用インタフェースの
障害に対して予備インタフェースを確実に予備系から運
用系へ切替えることができる、という利点がある。また
、パリティ監視との併用により信頼性の向上が図れる。
第１図は本発明の一実施例を示す説明図、第１Ａ図は第
１図における制御回路の詳細を示すブロック図、第１Ｂ
図は第１図における出側インタフェース盤の詳細を示す
ブロック図、第２図は第１図における各部信号のタイミ
ングチャート、第３図は従来の多重・分離装置の構成例
を示すブロック図、である。 符号の説明 ｌａ、ｌｂ・・・運用インタフェース盤、２ａ、２ｂ・
・・予備インタフェース盤、３・・・選択回路、４・・
・分配回路、５・・・スイッチ回路、６・・・伝送路選
択回路、７・・・制御回路、８・・・パスパクン挿入制
御信号線、９・・・パスバタン検出制御信号線、１０・
・・運用／予備インタフェース選択制御信号線、１１・
・・運用／予備インタフェース分配制御信号線代理人
弁理士 並 木 昭 夫
１図における制御回路の詳細を示すブロック図、第１Ｂ
図は第１図における出側インタフェース盤の詳細を示す
ブロック図、第２図は第１図における各部信号のタイミ
ングチャート、第３図は従来の多重・分離装置の構成例
を示すブロック図、である。 符号の説明 ｌａ、ｌｂ・・・運用インタフェース盤、２ａ、２ｂ・
・・予備インタフェース盤、３・・・選択回路、４・・
・分配回路、５・・・スイッチ回路、６・・・伝送路選
択回路、７・・・制御回路、８・・・パスパクン挿入制
御信号線、９・・・パスバタン検出制御信号線、１０・
・・運用／予備インタフェース選択制御信号線、１１・
・・運用／予備インタフェース分配制御信号線代理人
弁理士 並 木 昭 夫
Claims (1)
- 【特許請求の範囲】 １）ｎ個の伝送路（但しｎは複数）をそれぞれ対応した
入側インタフェース回路を介した後、多重化して時間ス
イッチに取り込み、そこでタイムスロットの入れ替えを
行い、その後分離してそれぞれ対応した出側インタフェ
ース回路を介し出力する多重・分離装置において、 入側インタフェース回路の全体に対して共通の予備イン
タフェース回路を、任意の入側インタフェース回路と置
き換え可能に設けると共に、出側インタフェース回路の
全体に対して共通の予備インタフェース回路を、任意の
出側インタフェース回路と置き換え可能に設け、 前記入側インタフェース回路と入側予備インタフェース
回路の各々に設けた障害検出用のチェックパターン発生
回路から各フレーム毎に発生せしめるパターンを、該フ
レーム中の特定の空きタイムスロットに挿入する際、各
入側インタフェース回路では、ｎフレーム毎に１回休む
ほかは、残りの（ｎ−１）フレームにおいて挿入し、入
側予備インタフェース回路では、各入側インタフェース
回路で休みとなるそのフレーム毎に挿入するように、前
記各パターン発生回路の出力を切り替える入側スイッチ
回路と、 前記出側インタフェース回路と出側予備インタフェース
回路の各々に設けたパターンチェック回路では各フレー
ムの特定タイムスロット毎に挿入されタイムスロット交
換されてくる前記パターンを取り込んでチェックする際
、各出側インタフェース回路では、ｎフレーム毎に１回
休むほかは、残りの（ｎ−１）フレームにおいてチェッ
クし、出側予備インタフェース回路では、各出側インタ
フェース回路で休みとなるそのフレーム毎にチェックす
るように、前記各パターンチェック回路の入力を切り替
える出側スイッチ回路と、を具備したことを特徴とする
多重・分離装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20939488A JP2656563B2 (ja) | 1988-08-25 | 1988-08-25 | 多重・分離装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20939488A JP2656563B2 (ja) | 1988-08-25 | 1988-08-25 | 多重・分離装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0258939A true JPH0258939A (ja) | 1990-02-28 |
| JP2656563B2 JP2656563B2 (ja) | 1997-09-24 |
Family
ID=16572173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20939488A Expired - Lifetime JP2656563B2 (ja) | 1988-08-25 | 1988-08-25 | 多重・分離装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2656563B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100342490B1 (ko) * | 1999-12-29 | 2002-06-28 | 윤종용 | 통신시스템의 링크 다중화 장치 및 방법 |
-
1988
- 1988-08-25 JP JP20939488A patent/JP2656563B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100342490B1 (ko) * | 1999-12-29 | 2002-06-28 | 윤종용 | 통신시스템의 링크 다중화 장치 및 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2656563B2 (ja) | 1997-09-24 |
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