JPH0259558B2 - - Google Patents
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- JPH0259558B2 JPH0259558B2 JP60200727A JP20072785A JPH0259558B2 JP H0259558 B2 JPH0259558 B2 JP H0259558B2 JP 60200727 A JP60200727 A JP 60200727A JP 20072785 A JP20072785 A JP 20072785A JP H0259558 B2 JPH0259558 B2 JP H0259558B2
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- 230000000295 complement effect Effects 0.000 claims description 6
- 230000004888 barrier function Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 9
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- 238000012827 research and development Methods 0.000 description 2
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- 238000007792 addition Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
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-
- G—PHYSICS
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- G11C—STATIC STORES
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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- G11C11/4113—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only with at least one cell access to base or collector of at least one of said transistors, e.g. via access diodes, access transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
Ａ 産業上の利用分野
本発明はランダム・アクセス・メモリに関し、
更に詳細には、相補トランジスタ・スイツチ
（CTS）型メモリ・セルを用いた集積回路ランダ
ム・アクセス読取り／書込みメモリ・アレイに関
する。
更に詳細には、相補トランジスタ・スイツチ
（CTS）型メモリ・セルを用いた集積回路ランダ
ム・アクセス読取り／書込みメモリ・アレイに関
する。
Ｂ 開示の概要
シヨツトキ・バリア・ダイオードを用いない相
補トランジスタ・スイツチ型メモリ・セルを用い
たランダム・アクセス・メモリについて開示す
る。ワード線とドレイン線の間にシヤンド手段が
接続される。これによれば、ワード線−ドレイン
線の電圧が安定化し、書込み動作速度が改善され
る。
補トランジスタ・スイツチ型メモリ・セルを用い
たランダム・アクセス・メモリについて開示す
る。ワード線とドレイン線の間にシヤンド手段が
接続される。これによれば、ワード線−ドレイン
線の電圧が安定化し、書込み動作速度が改善され
る。
Ｃ 従来技術
コンピユータの設計においては、アクセス時間
の速いより高密度なランダム・アクセス・メモリ
（RAM）アレイ・チツプの使用が不可欠の要件
である。より速い計算速度（これは通常百万命
令／秒MIPSで表わされる）を求めるためには、
各命令の実行に必要な時間を減少させる必要があ
る。アレイの密度を増大させれば、特定の機能を
実行するのに必要なアレイ・チツプの数を減ら
し、したがつて全体の機能遅延を減らすことがで
きる。
の速いより高密度なランダム・アクセス・メモリ
（RAM）アレイ・チツプの使用が不可欠の要件
である。より速い計算速度（これは通常百万命
令／秒MIPSで表わされる）を求めるためには、
各命令の実行に必要な時間を減少させる必要があ
る。アレイの密度を増大させれば、特定の機能を
実行するのに必要なアレイ・チツプの数を減ら
し、したがつて全体の機能遅延を減らすことがで
きる。
相補トランジスタ・スイツチ（CTS）メモ
リ・セルは公知であり、例えば、(1)米国特許第
3863229号、(2)IBMジヤーナル・オブ・リサー
チ・アンド・デベロツプメント（IBM Journal
of Research and Development）第25巻、第３
号、1981年５月、第126〜134頁、“相補トランジ
スタ・スイツチ（CTS）セルを用いた1024バイ
トECLランダム・アクセス・メモリ（Ａ 1024
−Byte ECL Random Access Memory Using
ａ Complementary Transistor Swich（CTS）
Cell）”、および(3)IBMテクニカル・デイスクロー
ジヤ・プリテイン（IBM Technical Disclosure
Bulletin）、第23巻、第11号、1981年４月、第
4960〜4962頁、“シヨツトキ結合セルを用いたバ
イポーラ・ランダム・アクセス・メモリのための
AC書込み方式（AC Write Scheme for
Bipolar Rendom−Access Memories Using
Schottky Coupled Cells）”に示されている。
リ・セルは公知であり、例えば、(1)米国特許第
3863229号、(2)IBMジヤーナル・オブ・リサー
チ・アンド・デベロツプメント（IBM Journal
of Research and Development）第25巻、第３
号、1981年５月、第126〜134頁、“相補トランジ
スタ・スイツチ（CTS）セルを用いた1024バイ
トECLランダム・アクセス・メモリ（Ａ 1024
−Byte ECL Random Access Memory Using
ａ Complementary Transistor Swich（CTS）
Cell）”、および(3)IBMテクニカル・デイスクロー
ジヤ・プリテイン（IBM Technical Disclosure
Bulletin）、第23巻、第11号、1981年４月、第
4960〜4962頁、“シヨツトキ結合セルを用いたバ
イポーラ・ランダム・アクセス・メモリのための
AC書込み方式（AC Write Scheme for
Bipolar Rendom−Access Memories Using
Schottky Coupled Cells）”に示されている。
また、CTS型メモリ・セルにおいてシヨツト
キ・クランプ・ダイオードを省略した変形CTS
型メモリ・セルはIBMテクニカル・デイスクロ
−ジヤ・ブリテイン（IBM Technical
Disclosure Bulletin）、第26巻、第９号、1984年
２月、第4720〜4721頁、“PNP電荷を用いた飽和
CTSメモリ・セル（Saturated CTS Memory
Gell Using Ａ PNP Load）”に示されている。
キ・クランプ・ダイオードを省略した変形CTS
型メモリ・セルはIBMテクニカル・デイスクロ
−ジヤ・ブリテイン（IBM Technical
Disclosure Bulletin）、第26巻、第９号、1984年
２月、第4720〜4721頁、“PNP電荷を用いた飽和
CTSメモリ・セル（Saturated CTS Memory
Gell Using Ａ PNP Load）”に示されている。
スタテイツク・メモリ・セルは典型的には、２
つの安定状態の１つを達成するのにフイードバツ
クを用いる回路である。この基準を満たす最も簡
単な回路は１対の交差結合トランジスタである。
この構成に追加、変更を行なえば、種々のメモ
リ・セルを形成できる。CTSセルはPNP負荷ト
ランジスタおよび読取り／書込み用シヨツトキ・
ダイオードを用いる。
つの安定状態の１つを達成するのにフイードバツ
クを用いる回路である。この基準を満たす最も簡
単な回路は１対の交差結合トランジスタである。
この構成に追加、変更を行なえば、種々のメモ
リ・セルを形成できる。CTSセルはPNP負荷ト
ランジスタおよび読取り／書込み用シヨツトキ・
ダイオードを用いる。
技術の進歩はアレイ当りのセル数を益々増大さ
せているが、同時に、セルは低消費電力で安定で
且つ生産率の高いものでなければならない。
せているが、同時に、セルは低消費電力で安定で
且つ生産率の高いものでなければならない。
Ｄ 発明が解決しようとする問題点
現在の大抵のバイポーラ・メモリ・セルはシヨ
ツトキ・バリア・ダイオード（SBD）で飽和防
止を行なつている。SBDは、セルの数が少なく、
トランジスタが大きく、そして高容量において高
速動作を達成するために大電流を用いていたとき
は、明らかに必要である。しかし、いまや、製造
技術およびリソグラフイ技術の改善により、セル
の飽和キヤパシタンスはアレイの金属線キヤパシ
タンス以下のすることができる。改良された回路
設計の出現および非常に低いスタンバイ電流
（5μA以下）の使用により、飽和防止クランプ用
SBDはもはや必要とされない。
ツトキ・バリア・ダイオード（SBD）で飽和防
止を行なつている。SBDは、セルの数が少なく、
トランジスタが大きく、そして高容量において高
速動作を達成するために大電流を用いていたとき
は、明らかに必要である。しかし、いまや、製造
技術およびリソグラフイ技術の改善により、セル
の飽和キヤパシタンスはアレイの金属線キヤパシ
タンス以下のすることができる。改良された回路
設計の出現および非常に低いスタンバイ電流
（5μA以下）の使用により、飽和防止クランプ用
SBDはもはや必要とされない。
しかし、SBDダイオード・クランプを用いな
いCTSセルは安定性が高い反面、書込み時間が
長いという問題がある。
いCTSセルは安定性が高い反面、書込み時間が
長いという問題がある。
したがつて本発明の目的は、改良された書込み
動作を有する、変形CTS型メモリ・セルを用い
たランダム・アクセス読取り／書込メモリを提供
することである。
動作を有する、変形CTS型メモリ・セルを用い
たランダム・アクセス読取り／書込メモリを提供
することである。
Ｅ 問題点を解決するための手段
ビツト線対とワード−ドレイン線対との交差部
に、シヨツトキ・クランプ・ダイオオードを省略
した変形CTS型メモリ・セルを行列状に配置し、
各ワード−ドレイン線対の間にワード線−ドレイ
ン線の電圧を制限するシヤント手段を接続する。
に、シヨツトキ・クランプ・ダイオオードを省略
した変形CTS型メモリ・セルを行列状に配置し、
各ワード−ドレイン線対の間にワード線−ドレイ
ン線の電圧を制限するシヤント手段を接続する。
Ｆ 実施例
本発明の実施例の説明に入る前に従来の、飽和
防止用のSBDクランプ・ダイオードを用いた
CTS型メモリ・セルおよび本発明において使用
する、SBDクランプ・ダイオードを省略した変
形CTS型メモリ・セルについて簡単に説明する。
防止用のSBDクランプ・ダイオードを用いた
CTS型メモリ・セルおよび本発明において使用
する、SBDクランプ・ダイオードを省略した変
形CTS型メモリ・セルについて簡単に説明する。
第２図は従来のCTS型メモリ・セルを示して
おり、SBDクランプ・ダイオードＤを用いてい
る。
おり、SBDクランプ・ダイオードＤを用いてい
る。
第３図はSBDクランプ・ダイオードを省略し
た、本発明で用いる変形CTS型メモリ・セルを
示している。
た、本発明で用いる変形CTS型メモリ・セルを
示している。
第４図は第３図の変形CTSメモリ・セルの左
側半分の回路を示し、第５Ａ図は第４図の回路の
集積回路レイアウトの平面図を示し、第５Ｂ図は
第５Ａ図の集積回路の断面構造を示している。各
図における参照符号Ａ，Ｂ，Ｃ，Ｄ，Ｅはそれぞ
れ対応している。第５Ｂ図において、Ｎ−EPIは
Ｎ−エピタキシヤン領域を示し、Ｎ＋RTはＮ＋
リーチ・スル−領域を示し、ROIは酸化物分離領
域を示している。
側半分の回路を示し、第５Ａ図は第４図の回路の
集積回路レイアウトの平面図を示し、第５Ｂ図は
第５Ａ図の集積回路の断面構造を示している。各
図における参照符号Ａ，Ｂ，Ｃ，Ｄ，Ｅはそれぞ
れ対応している。第５Ｂ図において、Ｎ−EPIは
Ｎ−エピタキシヤン領域を示し、Ｎ＋RTはＮ＋
リーチ・スル−領域を示し、ROIは酸化物分離領
域を示している。
第１Ａ図および第１Ｂ図は組合わされて、本発
明を含むランダム・アクセス読取り／書込みメモ
リ・アレイの構成を示している。このメモリ・セ
ル・アレイはｍ列ｎ行よりなり、１つのメモリ・
セルは、選択された１対のビツト対の電圧を上げ
ると同時にそのメモリ・セルに接続されたワード
線およびドレイン線の電圧を下げることによつて
選択される。ワード線およびドレイン線の電圧を
下げる方法は、メモリ・セルに、より大きな電流
を流してその中の状態を強化するためにもつぱら
用いられてきたことであるが、この方法によれ
ば、大きな電流の方が感知が容易であるから、よ
り高速な読取り動作を行なうことができる。しか
し変形CTSセルの場合、セル電流の増大は書込
み時にセル状態を高速にスイツチするのに有害で
ある。また、変形CTSセルの場合、セルを通る
電流はワード線−ドレイン線の電圧に対して指数
的に変化する関係にあり、電流変動の影響が大き
い。
明を含むランダム・アクセス読取り／書込みメモ
リ・アレイの構成を示している。このメモリ・セ
ル・アレイはｍ列ｎ行よりなり、１つのメモリ・
セルは、選択された１対のビツト対の電圧を上げ
ると同時にそのメモリ・セルに接続されたワード
線およびドレイン線の電圧を下げることによつて
選択される。ワード線およびドレイン線の電圧を
下げる方法は、メモリ・セルに、より大きな電流
を流してその中の状態を強化するためにもつぱら
用いられてきたことであるが、この方法によれ
ば、大きな電流の方が感知が容易であるから、よ
り高速な読取り動作を行なうことができる。しか
し変形CTSセルの場合、セル電流の増大は書込
み時にセル状態を高速にスイツチするのに有害で
ある。また、変形CTSセルの場合、セルを通る
電流はワード線−ドレイン線の電圧に対して指数
的に変化する関係にあり、電流変動の影響が大き
い。
本発明はワード線とドレイン線との間にシヤン
ト手段を設けて、この問題を解決するようにした
ものである。このシヤント手段はワード線とドレ
イン線との間の電圧差を一定に保つものであり、
これは基本的には、第９図に示すように、ワード
線とドレイン線との間に単一のPNダイオードを
接続することによつて実現できるが、第１図では
トランジスタが用いられている。シヤント手段
は、ワード線とドレイン線の電圧が選択期間に大
きく変動してもセル電流を安定化する機能を与え
る共に、ワード線−ドレイン線の電圧を制限して
セル・トランジスタの飽和を制御する働きをし、
これにより高速書込みを与える。
ト手段を設けて、この問題を解決するようにした
ものである。このシヤント手段はワード線とドレ
イン線との間の電圧差を一定に保つものであり、
これは基本的には、第９図に示すように、ワード
線とドレイン線との間に単一のPNダイオードを
接続することによつて実現できるが、第１図では
トランジスタが用いられている。シヤント手段
は、ワード線とドレイン線の電圧が選択期間に大
きく変動してもセル電流を安定化する機能を与え
る共に、ワード線−ドレイン線の電圧を制限して
セル・トランジスタの飽和を制御する働きをし、
これにより高速書込みを与える。
第６図はスタンバイ・モードおよび読取りモー
ドにおける変形CTSメモリ・セルの電流の流れ
を示しており、スタンバイ・モード時の電流は実
線で、読取りモード時の電流は破線で示されてい
る。
ドにおける変形CTSメモリ・セルの電流の流れ
を示しており、スタンバイ・モード時の電流は実
線で、読取りモード時の電流は破線で示されてい
る。
第７図は書込みモードにおける変形CTSメモ
リ・セルの電流の流れを示しており、実線は一方
の２進値の書込みの場合の電流を示し、破線は他
方の２進値の書込みの場合の電流を示している。
書込みは、前に導通しているNPNトランジスタ
Ｔ２またはＴ４のベース電圧よりも高い電圧に、
選択されたビツト線を駆動することによつて行な
われる。
リ・セルの電流の流れを示しており、実線は一方
の２進値の書込みの場合の電流を示し、破線は他
方の２進値の書込みの場合の電流を示している。
書込みは、前に導通しているNPNトランジスタ
Ｔ２またはＴ４のベース電圧よりも高い電圧に、
選択されたビツト線を駆動することによつて行な
われる。
第８図は第１図のメモリ・アレイの読取り動作
および書込動作における理想化された動作波形を
例示している。
および書込動作における理想化された動作波形を
例示している。
第９図は変形CTSメモリ・セルにワード線−
ドレイン線シヤント手段を接続した、本発明によ
る回路構成を示している。シヤント手段は単一の
ダイオードとして示されている。
ドレイン線シヤント手段を接続した、本発明によ
る回路構成を示している。シヤント手段は単一の
ダイオードとして示されている。
第１０図は、ワード線−ドレイン線シヤントを
用いない場合の変形CTSメモリ・セルの書込み
動作を示す動作波形であり、第１１図は本発明に
したがつてワード線−ドレイン線シヤントを用い
た場合の変形CTSメモリ・セルの書込み動作を
示す動作波形である。第１０図および第１１図の
波形からわかるように、ワード線−ドレイン線シ
ヤントを用いた場合は書込み時間が16nsから2ns
に短縮される。また、本発明の場合はワード線お
よびドレイン線の電圧が実質的に一定に保たれ、
ワード線−ドレイン線電圧差が全く変化しない。
用いない場合の変形CTSメモリ・セルの書込み
動作を示す動作波形であり、第１１図は本発明に
したがつてワード線−ドレイン線シヤントを用い
た場合の変形CTSメモリ・セルの書込み動作を
示す動作波形である。第１０図および第１１図の
波形からわかるように、ワード線−ドレイン線シ
ヤントを用いた場合は書込み時間が16nsから2ns
に短縮される。また、本発明の場合はワード線お
よびドレイン線の電圧が実質的に一定に保たれ、
ワード線−ドレイン線電圧差が全く変化しない。
Ｇ 発明の効果
本発明によれば、セル電流を安定化し高速書込
みを行なうことができる。
みを行なうことができる。
第１Ａ図および第１Ｂ図は組合わされて本発明
によるメモリ・アレイを示す図、第２図は従来の
CTSメモリ・セルを示す図、第３図は本発明で
用いる変形CTSメモリ・セルを示す図、第４図
はメモリ・セルの片側半分の回路を示す図、第５
Ａ図は第４図の回路の集積回路レイアウトの平面
図、第５Ｂ図は第５Ａ図の集積回路の断面図、第
６図はスタンバイ・モードおよび読取りモードに
おける電流の流れを示す図、第７図は書込みモー
ドにおける電流の流れを示す図、第８図は読取
り／書込み動作波形図、第９図は本発明によるシ
ヤント回路と組合わされた変形CTSメモリ・セ
ル回路を示す図、第１０図はシヤント回路を用い
ない場合の書込み動作波形図、および第１１図は
本発明にしたがつてシヤント回路を用いた場合の
書込み動作波形図である。
によるメモリ・アレイを示す図、第２図は従来の
CTSメモリ・セルを示す図、第３図は本発明で
用いる変形CTSメモリ・セルを示す図、第４図
はメモリ・セルの片側半分の回路を示す図、第５
Ａ図は第４図の回路の集積回路レイアウトの平面
図、第５Ｂ図は第５Ａ図の集積回路の断面図、第
６図はスタンバイ・モードおよび読取りモードに
おける電流の流れを示す図、第７図は書込みモー
ドにおける電流の流れを示す図、第８図は読取
り／書込み動作波形図、第９図は本発明によるシ
ヤント回路と組合わされた変形CTSメモリ・セ
ル回路を示す図、第１０図はシヤント回路を用い
ない場合の書込み動作波形図、および第１１図は
本発明にしたがつてシヤント回路を用いた場合の
書込み動作波形図である。
Claims (1)
- 【特許請求の範囲】 １ それぞれワード線とドレイン線で対をなす複
数対のワード−ドレイン線と、 各ビツト線対と各ワード−ドレイン線対の交差
部に設れられた、グランプ用シヨツトキ・バリ
ア・ダイオードを含まない相補トランジスタ・ス
イツチ型メモリ・セルと、 各ワード−ドレイン線対の間に設けられ、ワー
ド線−ドレイン線の電圧を制限するシヤント手段
と、 を有するランダム・アクセス・メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US682391 | 1984-12-17 | ||
| US06/682,391 US4635228A (en) | 1984-12-17 | 1984-12-17 | Random access memory employing unclamped complementary transistor switch (CTS) memory cells and utilizing word to drain line diode shunts |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61144792A JPS61144792A (ja) | 1986-07-02 |
| JPH0259558B2 true JPH0259558B2 (ja) | 1990-12-12 |
Family
ID=24739499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60200727A Granted JPS61144792A (ja) | 1984-12-17 | 1985-09-12 | ランダム・アクセス・メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4635228A (ja) |
| EP (1) | EP0185978A3 (ja) |
| JP (1) | JPS61144792A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4922455A (en) * | 1987-09-08 | 1990-05-01 | International Business Machines Corporation | Memory cell with active device for saturation capacitance discharge prior to writing |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3979612A (en) * | 1973-11-21 | 1976-09-07 | Raytheon Company | V-groove isolated integrated circuit memory with integral pinched resistors |
| DE2457921C2 (de) * | 1974-12-07 | 1976-12-09 | Ibm Deutschland | Verfahren und schaltungsanordnung zur erhoehung der schreibgeschwindigkeit in integrierten datenspeichern |
| FR2304991A1 (fr) * | 1975-03-15 | 1976-10-15 | Ibm | Agencement de circuits pour memoire semi-conductrice et son procede de fonctionnement |
| EP0006753B1 (en) * | 1978-06-30 | 1983-02-16 | Fujitsu Limited | Semiconductor integrated circuit device |
| US4168539A (en) * | 1978-09-15 | 1979-09-18 | Gte Laboratories Incorporated | Memory system with row clamping arrangement |
| US4292675A (en) * | 1979-07-30 | 1981-09-29 | International Business Machines Corp. | Five device merged transistor RAM cell |
| US4460984A (en) * | 1981-12-30 | 1984-07-17 | International Business Machines Corporation | Memory array with switchable upper and lower word lines |
-
1984
- 1984-12-17 US US06/682,391 patent/US4635228A/en not_active Expired - Fee Related
-
1985
- 1985-09-12 JP JP60200727A patent/JPS61144792A/ja active Granted
- 1985-12-03 EP EP85115320A patent/EP0185978A3/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| US4635228A (en) | 1987-01-06 |
| JPS61144792A (ja) | 1986-07-02 |
| EP0185978A3 (en) | 1989-02-08 |
| EP0185978A2 (en) | 1986-07-02 |
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