JPH0259849A - 通信用コントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 原理説明　　　　　　　　　（第１図）実施例 本発明の一実施例　　　　（第２〜５図）発明の効果 〔概要〕 通信用コントローラ、特にブロック単位のデータを送信
する通信用コントローラに関し、ＣＰＵの関与を受けず
に転送ブロックの境界を知ることのできる通信用コント
ローラを提供することを目的とし、 データ転送要求信号を発生し、この要求信号に応答して
転送されたデータを内部に取り込み、あるいは送信する
通信用コントローラであって、転送の初期およびブロッ
ク境界の検知後に転送された１語数を含む所定語数のデ
ータを格納する格納手段と、該格納されたデータで表さ
れるブロック語数分のデータを送信する送信手段と、ブ
ロック語数分の送信が終了するとブロック境界を検知す
る検知手段と、を備えるように構成している。

〔産業上の利用分野〕

本発明は、通信用コントローラに関し、特に、ブロック
単位のデータを送信する通信用コントローラに関する。

ＤＭＡ方弐では、ＤＭＡＣ（ＤＭＡ　　Ｃｏｎｔｒｏｌ
ｌｅｒ）と、このＤＭＡＣに転送要求を出したり各種の
送信制御を行う通信用コントローラ（通信用ＬＳＩ）な
どの周辺チップを必要とするが、近年のコンピュータシ
ステムにおけるＤＭＡ化率の高まりに伴って、一般的な
りＭＡＣ（簡単な機能で安価なもの）に適合する通信用
ＬＳＩが求められている。

〔従来の技術〕

一般に、Ｄ　Ｍ　Ａ方式では、データ転送に先立ってＣ
ＰＵがＤＭＡＣ内のレジスタに、■転送元先頭アドレス
、■転送語数などをセットして駆動をかけると、ＤＭＡ
Ｃは通信用コントローラ等の入出力装置からの転送要求
信号ＤＲＥＱに応じてバス要求信号ＢＵＳＲＱをＣＰＵ
に出力し、ＣＰＵからのハス解放信号ＢＵＳＡＫを確認
すると、入出力機器にＤＭＡ確認信号ＤＡＣＫを出力す
る。

入出力機器はＤＡＣＫを受けて主記憶内の■がら■まで
のデータを直接に取り込む。

すなわち、ＣＰＵは、■■のセット、ｌ３ＵＳＲＱを受
けてバスの解放、ＢＵＳＡＫを出力、といったＤＭＡの
起動処理だけを行えばよく、その後は、ＤＭＡＣの管理
下で一連のデータ転送が行え、全てのデータ転送をソフ
トウェア制御で行うＰＩＯ方式に比して格段に転送の高
速化が図られる。

〔発明が解決しようとする課題〕

しかしながら、このような従来のＤＭＡ方弐にあっては
、入出力機器からのデータ転送要求を受けてデータの転
送を開始し、Ｄ　Ｍ　Ａ　Ｃにセットされた転送語数分
の転送が行われるとデータの転送を終了する構成となっ
ていたため、例えば、人出、’Ｊ　Ｒ器ラフロンビーデ
ィスクコントローラＦＤＣとした場合には、フロンピー
ディスクのセクタ単位（例えば１セクタ＝２５６ハイト
）毎にデータ転送が行われ、仮に、転送が数セクタに亘
る場合には、セクタ数分のＤ　Ｍ　Ａ転送を必要とする
。したがって、セクタ毎にＣＰＵがらのＤＭＡＣ起動処
理が行われる結果、転送効率が低下するといった問題点
があった。

なお、セクタ単位のデータ語数をＣＰＵがら受けてレジ
スタに格納し、このレジスタの内容を確認しながらセク
タ毎に送信を行う通信用コントローラも試みられている
が、このものでは、セクタ語数が変わった場合にＣＰＬ
Ｊがらの制御で新ためてレジスタ内容を更新しなければ
ならないので、同様にして転送効率の低下を招く。

そこで、本発明は、ＣＰＵの関与を受けずに転送ブロッ
クの境界を知ることのできる通信用コントローラを提供
することを目的としている。

〔課題を解決するための手段〕

本発明では、上記目的を達成するため、データ転送要求
信号を発生し、この要求信号に応答して転送されたデー
タを内部に取り込み、あるいは送信する通信用コントロ
ーラであって、転送の初期およびブロック境界の検知後
に転送された１語数を含む所定語数のデータを格納する
格納手段と、該格納されたデータで表されるブロック語
数分のデータを送信する送信手段と、ブロック語数分の
送信が終了するとブロック境界を検知する検知手段と、
を備えるように構成している。

〔作用〕

本発明では、まず、転送初期のデータが格納手段に格納
され、このデータ内容に示された語数だけデータの送信
が行われる。すなわち、転送初期のデータを１つのブロ
ックのデータ語数とすると、その１つのブロック分のデ
ータ送信が行われる。

任意のブロック転送が完了すると、検知手段によってこ
のブロックの境界が検知され、次の転送データが格納手
段に格納される。そして、この格納手段の内容に示され
た語数だけ新たなブロックの送信が行われる。

したがって、ＣＰＵは各々の先頭にブロック語数データ
を付加したブロック単位のデータを主記憶上に形成する
処理を行った後は、データの転送中何ら関与する必要は
なく転送効率の改善が図られる。

原１肌 第１図は本発明の原理説明図である。

第１図において、１は主記憶上に形成されたアドレスＡ
を先頭番地とし、アドレスＡ＋ｍまでのデータファイル
（ＤＭＡ転送の対象となるデータの集まり）であり、デ
ータファイル１はＣＰＵ２によって作られる。データフ
ァイル１は複数のブロックＢＫ、　、ＢＫ、　、・・・
・・・ＢＫ、からなり、各ブロックＢＫ、、・ＢＫ、、
・・・・・・ＢＫ、１は、データブロックＤ、、Ｄ、・
・・・・・Ｄ、、と、データブロック内のデータ語数を
表す情報部１．．１．・・・・・・Ｉ。

とからなり、各情報部は各々のブロックの先頭に付加さ
れている。また、３はＤＭＡＣに備えられた転送データ
レジスタ群であり、転送データレジスタ群３は転送開始
アドレスレジスタ３ａおよび転送データ語数レジスタ３
ｂを有している。転送データレジスタ群３には、Ｄ　Ｍ
　Ａ　Ｃの起動に際してＣＰＵ２から転送データがセッ
トされる。例えば、転送開始アドレスレジスタ３ａには
（Ａ）（データファイルｌの先頭番地）がセットされ、
転送データ語数レジスタ３ｂには［ｍ］　（データファ
イル１の総データ語数）がセットされる。

また、４は転送開始直後のデータおよびブロック境界の
検知後のデータを取り込む格納手段としてのレジスタ、
５はレジスタ４の内容（ブロック内データ語数）に従っ
てデータファイルｌのデータを送信するとともに、１つ
のブロック送信を完了することでブロック境界を検知し
てレジスタ４内のデータ更新を制御する制御部（検知手
段、送信手段）、６は転送先である。なお、上記レジス
タ４および制御部５は１つのチップ内に修められており
、このチップは通信用コントローラを構成している。

このような構成において、ＤＭＡ転送が開始されると、
このＤ　Ｍ　Ａ転送は従来周知のようにＤＭＡＣ内の転
送開始アドレスレジスタ３ａに格納されたＣｍ）すなわ
ちデータファイル１の先頭番地から開始され、この転送
初期のデータはレジスタ４に取り込まれる。データファ
イル１からの転送初期データはＢＫ、の１１であるから
、レジスタ４にはこのＩ、の内容、すなわち、Ｄｌのデ
ータ語数がセットされることになる。そして、制御部５
はレジスタ４の内容を参照しながらデータファイル１の
データを転送先６に送信する制御を行う。

この送信に際しては、レジスタ４の内容（Ｄ、のデータ
語数）分だけのデータ転送が継続して行われ、したがっ
て、ＢＫ、のＤｌのみが転送先６に送信される。

Ｄｌの送信が終了すると、ブロック境界が検知され、こ
れにより、再びデータファイル１からの転送データがレ
ジスタ４に取り込まれる。すなわち、Ｄｌに続くデータ
ファイル１のデータはＢ　Ｋ　ｚの１２であり、レジス
タ４にはＢ　Ｋ　ｚのＤ２のデータ語数がセットされる
こととなる。

そして、送信の総データ語数が、転送データ語数レジス
タ３ｂにセットされた（ｍ）に一致するまで上述の動作
が繰り返される。

このように、本発明では、予め転送ブロンク毎に情報部
を付加して主記憶上に置くだけで複数ブロックの送信を
連続することができる。すなわち、ＣＰＵ２の関与を受
けずに複数ブロックの送信を連続させることができ、転
送効率を改善することができる。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第２〜６図は本発明に係る通信用コントローラの一実施
例を示す図である。

まず、構成を説明する。第２図において、１０は通信用
コントローラ、１１はＤ　Ｍ、Ａ　Ｃ１１２は主記憶、
１３はＣＰＵである。通信用コントローラ１０はデータ
バスを介して転送されたデータを格納する送信データレ
ジスタ１０ａと、転送初期の例えば２バイトのデータの
うち、下位バイトを取り込むカウントレジスタ（下位）
１０ｂと、上位バイトを取り込むカウントレジスタ（上
位）１０ｃと、パラレル／シリアル変換部１０ｄと、デ
ータブロックの境界を検知する検知手段１０ｅと、を含
んで構成され、必要に応じてＤＭＡリクエスト信号ＤＲ
ＥＱをＤＭＡＣＩＩに出力し、ＤＭＡＣＩＩからＤＭＡ
アクノーリッジ信号ＤＡＣＫが返送されると、所定の通
信制御を開始する。なお、上記カウントレジスタ（下位
）１０ｂおよびカウントレジスタ（上位）１０Ｃは格納
手段としての機能を有し、また、パラレル／シリアル変
換部１０ｄは送信手段としての機能を有している。

ＤＭＡＣＩＩは、通常のＤＭＡＣと同様な構成で、例え
ば、ＤＭＡ転送元の先頭アドレスを格納する転送開始ア
ドレスレジスタｌｌａと、転送総バイト数を格納する転
送データ数レジスタｌｌｂとを含んで構成され、ＤＲＥ
Ｑを受けてホールドリクエスト信号ＨＲＥＱをＣＰＵ１
３に出力し、ホールドアクノーリッジ信号ＨＡＣＫがＣ
ＰＵ１３から返送されると、通信コントローラ１０にＤ
ＡＣＫを出力する。

主記憶１２は、リード信号ＲＤおよびライト信号ＷＲに
よって書き込み、読み出しモードに切換えられ、例えば
書き込み時には、ＣＰＵ１３によってデータが書き込ま
れ所定のデータファイルが形成される。

第３図はデータファイルを示す図である。データファイ
ル１２ａは、アドレス〔Ａ〕の先頭番地からアドレス［
Ａ＋ｍ）の最終番地まで連続して形成され、総バイト数
（ｍ］のデータファイル１２ａは複数のブロックＢＫ、
〜ＢＫ、に分割されている。各ブロックは、複数のデー
タバイトからなるデータ部り、〜Ｄ、、と、データ部の
先頭に付加されて、各々のデータバイト数を表わす情報
部１１〜１．とから構成されている。なお、■１〜Ｉ、
ｌの各々のバイト数ａは一例として２バイト（上位、下
位バイト）とする。

このような構成において、ＣＰＵ１３は第３図に示すフ
ォーマットのデータファイル１２ａを主記憶１２上に形
成し、さらに、このデータファイル１２ａ（７）　（Ａ
　）　ヲＤ　Ｍ　Ａ　Ｃ１１の転送開始アドレスレジス
タ１１ａに格納するとともに、データファイル１２ａの
（ｍ）をＤＭＡＣＩＩの転送データ数レジスタ１１ｂに
格納する制御を行う。

そして、通信用コントローラ１０からＤＲＥＱが出力さ
れると、ＤＭＡＣＩＩはＣＰＵ１３にＨＲＥ　Ｑを出力
してバスの解放を要求する。ＣＰＵ１３はこの要求を受
けてバスを解放し、その結果を、ＨＡＣＫとしてＤＭＡ
Ｃ１１に通知する。ＤＭＡＣＩＩはＨＡＣＫを受けて通
信用コントローラＩＯにＤＡＣＫを出力し、通信用コン
トローラ１０は通信制御を開始する。

まず、通信用コントローラ１０は主記憶１２上のデータ
ファイル１２ａを先頭番地（Ａｌｌから読み込み、読み
込んだはじめの１バイトをカウントレジスタ（下位）１
０ｂに、次の１バイトをカウントレジスタ（上位）１０
ｃに格納する。これにより、カウントレジスタ（下位）
１０ｂおよびカウントレジスタ（上位）１０ｃには、デ
ータファイル１２ａのＢＫ。

のＩ１が格納される。通信用コントローラ１０は、格納
されたＩ１の内容（すなわち、Ｄ、のデータ語数）だけ
パラレル／シリアル変換部１０ｄを起動してデータを送
信する。データの送信バイト数がＩ１の内容に一致する
と、検知手段１０ｅによりブロックの境界が検知され、
再びその後に取り込まれた２バイトのデータをカウント
レジスタ（下位）１０ｂおよびカウントレジスタ（上位
）１０ｃに格納する。これにより、カウントレジスタ（
下位）１０ｂおよびカウントレジスタ（上位）１０ｃの
内容はＢＫ、のＩ２によって更新される。そして、更新
されたＩ２の内容だけパラレル／シリアル変換部１０ｄ
を起動してデータを送信する。上述の動作を繰り返した
結果、データの転送バイト総数がＤＭＡＣＩＩの転送デ
ータ数レジスタｌｌｂの内容（ｍ）に−敗すると、ＤＭ
ＡＣＩＩはＤＭＡ転送を終了する。

このように、本実施例では、ブロック単位のデータの先
頭にブロック内データ語数を示す情報部を付加するだけ
で、通信用コントローラ１０は、各ブロックの大きさを
知ることができ、１つのブロックを転送した後は再び次
の情報部に従ってブロック転送を連続させることができ
る。その結果、一連のブロック転送の間、ＣＰＵ１３の
関与を受けることがなく、転送効率の改善が図られる。

第４図は通信用コントローラの具体的な回路例を示す図
である。

第４図において、通信用コントローラ１００はアドレス
デコーダ１０１、通信データバイト数カウント回路（検
知手段）　１０２　、シリアルデータ送信部（送信手段
）　１０３　、データ書込み制御回路１０４を有して構
成され、さらに、通信データバイト数カウント回路１０
２は、１バイト目取込信号Ｓ　１４が“′Ｈパのときに
、バス上のデータを取り込むカウントレジスタ（下位）
１０５と、２バイト目取込信号ＳＬ５が“ＨＩ＋のとき
に、バス上のデータを取り込むカウントレジスタ（上位
）１０６と、カウントレジスタ下位選択信号Ｓ、が“Ｈ
′′でかっＷＲが“Ｌ　Ｉ＋のときにＳＩ４を“ＨＩ＋
として出力する論理ゲート１０７と、カウントレジスタ
上位選択信号Ｓ１□がＨ′でかつＷＲが“Ｌ”のときに
ＳＩＳを“Ｈ”として出力する論理ゲート１ｏ８と、カ
ウントレジスタ（下位）１０５およびカウントレジスタ
（上位）１０６に取り込まれた２ハイドデータを基数と
してセットし、送信データ取込信号ＳＩ６が“Ｈ”にな
る毎に基数を１づつカウントダウンしていき、基数が０
になったときカウントアウト信号（すなわち、プロ・ツ
ク境界を示す信号）Ｓ１７を“′Ｈ“とじて出力するデ
クリメント１０９と、を有している。なお、上記カウン
トレジスタ（下位）１０５およびカウントレジスタ（上
位）１０６は格納手段を構成する。

シリアルデータ送信部１０３はＳ　１１＋が“Ｈ″のと
きにバス上のデータを取り込む送信データレジスタ１１
０と、送信データレジスタ１１０内のパラレルデータを
シリアル列の送信データに変換するパラレル／シリアル
変換回路１１１　と、データ送信に必要な各種制御を行
うとともに、Ｓ　Ｉ７が°°Ｈ″になると、所定のデー
タ転送プロトコル（例えばＢｉｔＯｒｉｅｒ＋ｔｅｄ　
Ｐｒｏｔｏｃｏｌ）に従ってデータフレーム終了を示す
終了フラグを送信データ列に挿入する制御を行う送信制
御部１１２と、送信データレジスタ選択信号Ｓ　１３が
ＩＪ″でかつＷＲが“Ｌ“のときにＳ１６を“Ｈ“とじ
て出力する論理ゲート１１３と、を有している。

データ書込み制御回路１０４は、ステートリセット信号
Ｓ、およびステート更新信号Ｓ２を生成するステート操
作信号生成回路１１４と、ＳｌおよびＳｚを受けて第１
のステート信号Ｓ３を生成する第１のトグルフリップフ
ロップ回路１１５と、ＳｌおよびＳ３を受けて第２のス
テート信号Ｓ４を生成する第２のトグルフリップフロッ
プ回路１１６と、転送１バイト目信号Ｓ３、転送２バイ
ト目信号Ｓ。

および転送３バイト目以降信号Ｓ、を生成する論理回路
１１７と、Ｓ５、Ｓ６、Ｓ７およびアドレスデコーダ回
路１０１からの第１デコード信号Ｓ８（常に°“Ｌ”）
、第２デコード信号Ｓ、（常に“Ｌ”）、第３デコード
信号Ｓ１゜（アドレス選択の都度“Ｈ゛）を受けＳｔ、
、３１２、ｓ＋１を生成する論理回路１１８と、を有し
ている。

次に、第５図のタイミングチャートを参照しながら、通
信用コントローラ１００の回路動作を説明する。なお、
第５図において、ＤＡＴＡ中のａ（Ｌ）、ａ　（Ｈ）は
第３図で示したデータファイル１２ａのＩ、の下位ハイ
１−（Ｌ）、上位ハイド（Ｈ）を示し、Ｄ−１、Ｄ−２
、Ｄ−３はデータファイル１２ａのり、のデータバイト
数を３バイトとした場合の各バイトを示す。また、ＷＲ
は説明の便宜上、ＩＤＡＴＡ周期毎（１バイト毎）に“
Ｌ”となるパルス■〜■を繰り返すものとする。

まず、ＲＥＳＥＴの立ち上がり（“′Ｌ“→°“Ｈ゛）
で各信号は初期状態（リセット）となり、その後、ＷＲ
の立ち上がりの都度Ｓ３のステートが反転し、このＳ３
を受けてＳ４のステートが変化してＳ。

〜Ｓ７が作られる。そして、これらの信号により、３１
１は■に相当するタイミングで“Ｉ（”となり、これに
よりＳ１４は■に同期して“１１°°となる。またＳ１
□は■に相当するタイミングで“Ｈ′′となり、これに
よりＳ　１５は■に同期して“Ｈ”となる。したがって
、カウントレジスタ（下位）１０５はＳ　１４＝“′Ｈ
”°を受けて■のときのバス上のデータ、すなわちａ　
（Ｌ）を取り込み、さらに、カウントレジスタ（上位）
１０６はＳ９．＝“Ｈ１１を受けて■のときのバス上の
データ、すなわちａ　（Ｈ）を取り込む。デクリメンタ
１０９はカウントレジスタ（下位）１０５およびカウン
トレジスタ（上位）１０６に取り込まれたａ　（Ｌ）　
、ａ　（Ｈ）を基数としてセットし、例えば、ａ　（Ｈ
）　＝　”００”　、　　ａ　（Ｌ）　−“’０３”　
、ならば、デクリメンタ１０９の基数値は“’０００３
”となる。

次に、ＷＲの■〜■のタイミングでは送信データレジス
タ選択信号ＳＩ３が“Ｈ”となり、これにより、Ｓ１６
は各々■、■、■のタイミングに同期して°“Ｉ］′°
となる。送信データレジスタ１１０はＳｌ＆のＨ”を受
けて■〜■のときの各データ（Ｄ−１、Ｄ−２、Ｄ−３
）を順次取り込んでいき、これらのデータは、順次シリ
アル列に変換されてパラレル／シリアル変換回路１１１
から送信される。デクリメンタ１０９は、各データの取
り込みの毎にその値をデクリメントし、値が”ｏｏｏｏ
″゛になると、ブロックの境界を検知してＳ、、＝”Ｈ
”を出力する。このＳｌ？−“Ｈ゛′によって通信用コ
ントローラ１００は再び初期状態（リセット）に戻され
、上述のＲＥＳＥＴ立ち上がり以降の動作と同じような
動作を繰り返す。

（Ｉ）すなわち、カウントレジスタ（下位）１０５およ
びカウントレジスタ１０６への情報部（ａ　（Ｌ）、ａ
　（Ｈ）　）の取り込み、 （ＩＩ）このａ　（Ｌ）　、ａ　（Ｈ）で示された数だ
けのデータＤ−１、Ｄ−２、Ｄ−３の送信データレジス
タ１１０への取り込み、 （ＩＩＩ）そして、この送信データレジスタ１１０へ取
り込まれたデータの送信、といった（１）〜（ＩＩＩ）
の動作を繰り返す。

したがって、第３図のデータファイル１２ａをＤＭＡ転
送するに際し、デクリメンタ（１０９）の値がＩ、〜１
．の内容でセットされ、このデクリメンタ（１０９）の
値が“０″となった時点で、１つのブロック境界を検知
することができ、送信データ列にフラグを挿入するなど
のブロックの境界に対する処理を自動的に行なうことが
できる。その結果、フロック単位でＤＭＡＣを再起動し
なくてもよいので、転送効率を改善することができる。

〔発明の効果］ 本発明によれば、ＣＰＵの関与を受けずに転送ブロック
の境界を知ることができ、複数ブロックを連続して転送
することができる、したがって、転送効率の改善を図る
ことができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図〜第５図は本発明に係る通信用コントローラの一
実施例であり、 第２図はその一実施例を用いた場合のシステム構成図、 第３図はそのデータファイルの構造図、第４図はその通
信用コントローラの具体例を示す構成図、 第５図は第４図の各部動作波形を示すタイミングチャー
トである。 １・・・・・・データファイル、 ２・・・・・・ｃｐｕ。 ３・・・・・・転送データレジスタ群、４・・・・・・
レジスタ（格納手段）、５・・・・・・制御部（検知手
段、送信手段）、６・・・・・・転送先、 １０ｄ・・・・・・パラレル／シリアル変換部（送信手
段）、１０ｅ・・・・・・検知手段、 １２ａ・・・・・・データファイル、 １０２・・・・・・通信データバイト数カウント回路（
検知手段）、・・・・・・シリアルデータ送信部 （送信手段） ＢＫ。 〜ＢＫＩ。 ・・・・・・ブロック、 ■１〜Ｉｎ・・・・・・情報部。 ｌ：データファイル ２二ＣＰＵ ３：転送レノメタ群 ４：レジスタ（格納手段） ５：制御部（検知手段、送信手段） ６：転送先 ＢＫＩ〜ＢＫ、ｌニブロック １〜１７．情報部 本発明の原理説明図 第１図

Claims (1)

1. 【特許請求の範囲】 データ転送要求信号を発生し、この要求信号に応答して
   転送されたデータを内部に取り込み、あるいは送信する
   通信用コントローラであって、転送の初期およびブロッ
   ク境界の検知後に転送された１語数を含む所定語数のデ
   ータを格納する格納手段と、 該格納されたデータで表されるブロック語数分のデータ
   を送信する送信手段と、 ブロック語数分の送信が終了するとブロック境界を検知
   する検知手段と、 を備えたことを特徴とする通信用コントローラ。