JPH0260058B2 - - Google Patents
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- JPH0260058B2 JPH0260058B2 JP59135444A JP13544484A JPH0260058B2 JP H0260058 B2 JPH0260058 B2 JP H0260058B2 JP 59135444 A JP59135444 A JP 59135444A JP 13544484 A JP13544484 A JP 13544484A JP H0260058 B2 JPH0260058 B2 JP H0260058B2
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- silicon
- tungsten
- opening
- wiring layer
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/056—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches
- H10W20/057—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches by selectively depositing, e.g. by using selective CVD or plating
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/62—Electrodes ohmically coupled to a semiconductor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W20/064—Manufacture or treatment of conductive parts of the interconnections by modifying the conductivity of conductive parts, e.g. by alloying
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に係り、多層配
線の層間接続方法に関する。
線の層間接続方法に関する。
半導体装置の高集積化、高密度化に伴い多層配
線構造が用いられるようになり、この場合層間接
続は層間絶縁層にコンタクト孔を開けて上下の配
線層を接続することにより行つている。
線構造が用いられるようになり、この場合層間接
続は層間絶縁層にコンタクト孔を開けて上下の配
線層を接続することにより行つている。
また半導体装置を構成する素子は微細化され、
コンタクトホールの形状は開口幅に比し深さが大
きくなり、配線層被着に際し段差被覆が悪くなり
半導体装置の信頼性を著しく阻害する。
コンタクトホールの形状は開口幅に比し深さが大
きくなり、配線層被着に際し段差被覆が悪くなり
半導体装置の信頼性を著しく阻害する。
従つて上下の配線層の接続を完全に行つて、し
かも基板表面を平坦化する方法が種々試みられて
いる。
かも基板表面を平坦化する方法が種々試みられて
いる。
第２図は従来列により、第１の配線層上の絶縁
層に開口されたコンタクトホールに第２の配線層
を被着した状態を示す断面図である。
層に開口されたコンタクトホールに第２の配線層
を被着した状態を示す断面図である。
第２図ａにおいて、１は半導体基板で珪素基板
を用い、基板上に被着された絶縁層を介して第１
の配線層２としてアルミニウム（Al）を被着し、
さらにその上に絶縁層３として燐珪酸ガラス
（PSG）を厚さ約1μｍ成長し、ここに開口された
コンタクト孔を覆つて、第２の配線層４として
Alを被着した状態を示す。
を用い、基板上に被着された絶縁層を介して第１
の配線層２としてアルミニウム（Al）を被着し、
さらにその上に絶縁層３として燐珪酸ガラス
（PSG）を厚さ約1μｍ成長し、ここに開口された
コンタクト孔を覆つて、第２の配線層４として
Alを被着した状態を示す。
第２図ｂにおいて、第２の配線層４の被着時
に、段差部に極く僅かの庇が１時的にでも生ずる
と、庇は第２の配線層４の被着の進行に従つて大
きく成長して、段差部に深い亀裂を生ずるように
なる。これを防止するため絶縁層３をメルトフロ
ーして開口部の肩をなだらかにしているが、開口
幅が小さくなつた場合は段差被覆が悪くなり、信
頼性を劣化させる。
に、段差部に極く僅かの庇が１時的にでも生ずる
と、庇は第２の配線層４の被着の進行に従つて大
きく成長して、段差部に深い亀裂を生ずるように
なる。これを防止するため絶縁層３をメルトフロ
ーして開口部の肩をなだらかにしているが、開口
幅が小さくなつた場合は段差被覆が悪くなり、信
頼性を劣化させる。
第３図は他の従来例による層間接続の状態を示
す断面図である。
す断面図である。
図において、第１の配線層２の上に被着した絶
縁層３の開口部の底に、モリブデン・シリサイド
（MoSi2）層５を被着し、この上にタングステン
（Ｗ）を選択成長させてコンタクト孔を埋める。
この場合Ｗの選択成長は成長速度が遅く、約1μ
ｍの孔を埋めることは極めて難しい。
縁層３の開口部の底に、モリブデン・シリサイド
（MoSi2）層５を被着し、この上にタングステン
（Ｗ）を選択成長させてコンタクト孔を埋める。
この場合Ｗの選択成長は成長速度が遅く、約1μ
ｍの孔を埋めることは極めて難しい。
半導体装置の微細化に伴い、第１の配線層上に
被着された層間絶縁層に形成されたコンタクト孔
の形状が深さに比し開口幅が小さくなると、第２
の配線層被着に際し段差被覆が悪くなり半導体装
置の信頼性を著しく阻害する。
被着された層間絶縁層に形成されたコンタクト孔
の形状が深さに比し開口幅が小さくなると、第２
の配線層被着に際し段差被覆が悪くなり半導体装
置の信頼性を著しく阻害する。
そのため前記コンタクト孔を低抵抗層で埋め込
む方法が誌みられているが、生産工程に適用して
効果的な方法がなかつた。
む方法が誌みられているが、生産工程に適用して
効果的な方法がなかつた。
上記問題点の解決は、導電基板乃至導電層表面
に絶縁層を被着形成する工程と、次いで、該絶縁
層に開口部を設けて該導電基板乃至導電層表面を
表出する工程と、次いで、該開口部内を埋めるに
ように、該開口部を含む該絶縁層表面に、シリコ
ン乃至タングステンシリサイド層を形成する工程
と、次いで、該絶縁層表面に形成された該シリコ
ン乃至タングステンシリサイド層を該絶縁層が露
出するまで食刻除去する工程と、次いで、該シリ
コン乃至タングステンシリサイド層を、六フツ化
タングステン（WF6）にさらして、該シリコン
乃至タングステンシリサイド層よりもタングステ
ン含有率を高めたタングステン置換層に変換する
工程と、次いで、該タングステン置換層の表面に
導電層を形成する工程とを有する半導体装置の製
造方法により達成される。
に絶縁層を被着形成する工程と、次いで、該絶縁
層に開口部を設けて該導電基板乃至導電層表面を
表出する工程と、次いで、該開口部内を埋めるに
ように、該開口部を含む該絶縁層表面に、シリコ
ン乃至タングステンシリサイド層を形成する工程
と、次いで、該絶縁層表面に形成された該シリコ
ン乃至タングステンシリサイド層を該絶縁層が露
出するまで食刻除去する工程と、次いで、該シリ
コン乃至タングステンシリサイド層を、六フツ化
タングステン（WF6）にさらして、該シリコン
乃至タングステンシリサイド層よりもタングステ
ン含有率を高めたタングステン置換層に変換する
工程と、次いで、該タングステン置換層の表面に
導電層を形成する工程とを有する半導体装置の製
造方法により達成される。
本発明によれば、層間絶縁層のコンタクト孔内
にCVDやスパツタ等を用いて極めて容易に珪素
（Si）やSi化合物を埋め込むことができ、埋め込
み後にＷに変換して低抵抗化することにより、接
触抵抗を増大させることなく、段差被覆を改良し
て信頼性を向上することができる。
にCVDやスパツタ等を用いて極めて容易に珪素
（Si）やSi化合物を埋め込むことができ、埋め込
み後にＷに変換して低抵抗化することにより、接
触抵抗を増大させることなく、段差被覆を改良し
て信頼性を向上することができる。
Ｗの変換は六弗化タングステン（WF6）を用
いて、つぎの化学反応によつて行う。
いて、つぎの化学反応によつて行う。
WF6＋Si→Ｗ＋SiF4
〔実施例〕
第１図は本発明による層間接続の状態を工程順
に示す断面図である。
に示す断面図である。
第１図ａにおいて、１は半導体基板で珪素基板
を用い、基板上に被着された絶縁層を介して第１
の配線層２として厚さ約1μｍのAlを被着し、さ
らにその上に気相成長（CVD）法を用いて絶縁
層３としてPSGを厚さ約1μｍ成長する。
を用い、基板上に被着された絶縁層を介して第１
の配線層２として厚さ約1μｍのAlを被着し、さ
らにその上に気相成長（CVD）法を用いて絶縁
層３としてPSGを厚さ約1μｍ成長する。
つぎに通常のリソグラフイ工程を用いてパター
ニングして、ドライエツチングによりコンタクト
孔を形成する。
ニングして、ドライエツチングによりコンタクト
孔を形成する。
第１図ｂにおいて、コンタクトをとるために前
もつて三弗化窒素（NF3）のプラズマエツチング
により第１の配線層２の表面のアルミナを除去し
た後、珪素層もしくは珪素化合物７として、コン
タクト孔を覆つて基板表面が平坦になるように、
四水素化珪素（SiH4）のプラズマCVDにより多
結晶珪素層を成長する。
もつて三弗化窒素（NF3）のプラズマエツチング
により第１の配線層２の表面のアルミナを除去し
た後、珪素層もしくは珪素化合物７として、コン
タクト孔を覆つて基板表面が平坦になるように、
四水素化珪素（SiH4）のプラズマCVDにより多
結晶珪素層を成長する。
（スパツタにより多結晶珪素層を成長する場合
も、前もつてスパツタエツチングを行つて第１の
配線層２の表面のアルミナを除去する。） 成長条件は周波数13.56MHzのRF電力を30W加
え、1Torrに排気してSiH4を10c.c.／min流して、
100〜200℃で約1μｍ成長する。
も、前もつてスパツタエツチングを行つて第１の
配線層２の表面のアルミナを除去する。） 成長条件は周波数13.56MHzのRF電力を30W加
え、1Torrに排気してSiH4を10c.c.／min流して、
100〜200℃で約1μｍ成長する。
この工程は多結晶珪素層の代わりに、珪素化合
物としてタングステン・シリサイド（WSi2）層
を成長してもよい。
物としてタングステン・シリサイド（WSi2）層
を成長してもよい。
この成長は減圧CVDにより、0.2Torrに排気し
てWF6とSiH4を１：60に混合したガスを用いて、
300〜350℃で行う。
てWF6とSiH4を１：60に混合したガスを用いて、
300〜350℃で行う。
第１図ｃにおいて、珪素粗もしくは珪素化合物
層７の開口部内の部分を残して、絶縁層３上の部
分を除去する。
層７の開口部内の部分を残して、絶縁層３上の部
分を除去する。
この除去は周波数13.56MHzのRF電力を200W
加え、0.3Torrに排気して四弗化炭素（CF4）と
酸素（O2）を10：１に混合したガスを用いてプ
ラズマ・エツチングすることにより行う。
加え、0.3Torrに排気して四弗化炭素（CF4）と
酸素（O2）を10：１に混合したガスを用いてプ
ラズマ・エツチングすることにより行う。
この場合SiまたはWSiとPSGとのエツチングの
選択比は十分とることができるが、PSG３と珪
素層もしくは珪素化合物層７の間にレジストを介
在させてリフトオフにより、PSG３上の珪素層
もしくは珪素化合物層７を容易に除去することも
できる。
選択比は十分とることができるが、PSG３と珪
素層もしくは珪素化合物層７の間にレジストを介
在させてリフトオフにより、PSG３上の珪素層
もしくは珪素化合物層７を容易に除去することも
できる。
第１図ｄにおいて、開口部に残つた珪素層もし
くは珪素化合物層７をＷ層８に変換する。
くは珪素化合物層７をＷ層８に変換する。
この変換は0.2Torrに排気して、WF6と希釈ガ
スとして窒素（N2）を１：20に混合したガスを
用いて行う。
スとして窒素（N2）を１：20に混合したガスを
用いて行う。
希釈ガスとしてN2の他にヘリウム（He）、ア
ルゴン（Ar）等を用いてもよい。
ルゴン（Ar）等を用いてもよい。
つぎに変換されたＷ層８を覆つて第２の配線層
４として厚さ約1μｍのAlを被着する。
４として厚さ約1μｍのAlを被着する。
以上の本発明の一実施例では、第１の配線層２
としてAl配線層を用いて説明してきたが、これ
に代えて例えばAlに１％のSiを含有した配線層
等アルミニウム系金属層を用いてもよい。さらに
本発明で重要なのは、下部の第１の配線層２と上
部の第２の配線層４とを電気的に接続できる材料
がこれらの２つの配線層間に介在することであ
り、このために、下部の第１の配線層２に代え
て、シリコン基板等、導電性基板を用いることも
可能である。また、当業者が容易に変更可能な点
はこれらにとどまらない。例えばシリコン乃至タ
ングステンシリサイド層中のシリコンをタングス
テンで置換する際に、完全にタングステン置換し
てしまえば、低抵抗化としてのメリツトは最大に
なるが、すべてのシリコンをタングステンで完全
に置換する必要はなく、層中の一部にシリコンが
残る状態でこのタングステン置換工程を終了させ
ても構わない。
としてAl配線層を用いて説明してきたが、これ
に代えて例えばAlに１％のSiを含有した配線層
等アルミニウム系金属層を用いてもよい。さらに
本発明で重要なのは、下部の第１の配線層２と上
部の第２の配線層４とを電気的に接続できる材料
がこれらの２つの配線層間に介在することであ
り、このために、下部の第１の配線層２に代え
て、シリコン基板等、導電性基板を用いることも
可能である。また、当業者が容易に変更可能な点
はこれらにとどまらない。例えばシリコン乃至タ
ングステンシリサイド層中のシリコンをタングス
テンで置換する際に、完全にタングステン置換し
てしまえば、低抵抗化としてのメリツトは最大に
なるが、すべてのシリコンをタングステンで完全
に置換する必要はなく、層中の一部にシリコンが
残る状態でこのタングステン置換工程を終了させ
ても構わない。
以上詳細に説明したように本発明によれば、半
導体装置の微細化に伴い、第１の配線層上に被着
された層間絶縁層に形成されたコンタクト孔の形
状が深さに比し開口幅が小さくなつても、コンタ
クト孔内に低抵抗のＷを埋め込むことにより、配
線抵抗を増大することなく、かつ第２の配線層被
着に際しての段差被覆が良く半導体装置の信頼性
を向上することができる。
導体装置の微細化に伴い、第１の配線層上に被着
された層間絶縁層に形成されたコンタクト孔の形
状が深さに比し開口幅が小さくなつても、コンタ
クト孔内に低抵抗のＷを埋め込むことにより、配
線抵抗を増大することなく、かつ第２の配線層被
着に際しての段差被覆が良く半導体装置の信頼性
を向上することができる。
第１図ａ乃至ｄは本発明による層間接続の状態
を工程順に示す断面図、第２図ａ，ｂは従来例に
より、第１の配線層上の絶縁層に開口されたコン
タクトホールに第２の配線層を被着した状態を示
す断面図、第３図は他の従来例による層間接続の
状態を示す断面図である。 図において、１は半導体基板、２は第１の配線
層、３は配線層、４は第２の配線層、５はMoSi2
層、６はＷ層、７はSiまたはSiW2層、８はＷ層
を示す。
を工程順に示す断面図、第２図ａ，ｂは従来例に
より、第１の配線層上の絶縁層に開口されたコン
タクトホールに第２の配線層を被着した状態を示
す断面図、第３図は他の従来例による層間接続の
状態を示す断面図である。 図において、１は半導体基板、２は第１の配線
層、３は配線層、４は第２の配線層、５はMoSi2
層、６はＷ層、７はSiまたはSiW2層、８はＷ層
を示す。
Claims (1)
- 【特許請求の範囲】 １ 導電基板乃至導電層表面に絶縁層を被着形成
する工程と、 次いで、該絶縁層に開口部を設けて該導電基板
乃至導電層表面を表出する工程と、 次いで、該開口部内を埋めるように、該開口部
を含む該絶縁層表面に、シリコン乃至タングステ
ンシリサイド層を形成する工程と、 次いで、該絶縁層表面に形成された該シリコン
乃至タングステンシリサイド層を該絶縁層が露出
するまで食刻除去する工程と、 次いで、該シリコン乃至タングステンシリサイ
ド層を、六フツ化タングステン（WF6）にさら
して、該シリコン乃至タングステンシリサイド層
よりもタングステン含有率を高めたタングステン
置換層に変換する工程と、 次いで、該タングステン置換層の表面に導電層
を形成する工程と を有することを特徴とする半導体装置の製造方
法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59135444A JPS6122651A (ja) | 1984-06-29 | 1984-06-29 | 半導体装置の製造方法 |
| DE8585303878T DE3580192D1 (de) | 1984-06-02 | 1985-05-31 | Verfahren zum herstellen eines kontaktes fuer eine halbleiteranordnung. |
| EP85303878A EP0164976B1 (en) | 1984-06-02 | 1985-05-31 | Method of producing a contact for a semiconductor device |
| KR1019850003833A KR900008387B1 (ko) | 1984-06-02 | 1985-06-01 | 반도체장치 제조방법 |
| US07/166,832 US4906593A (en) | 1984-06-02 | 1988-03-04 | Method of producing a contact plug |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59135444A JPS6122651A (ja) | 1984-06-29 | 1984-06-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6122651A JPS6122651A (ja) | 1986-01-31 |
| JPH0260058B2 true JPH0260058B2 (ja) | 1990-12-14 |
Family
ID=15151860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59135444A Granted JPS6122651A (ja) | 1984-06-02 | 1984-06-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6122651A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2626927B2 (ja) * | 1990-10-17 | 1997-07-02 | 三菱電機株式会社 | 半導体装置 |
-
1984
- 1984-06-29 JP JP59135444A patent/JPS6122651A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6122651A (ja) | 1986-01-31 |
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