JPH0260220B2 - - Google Patents
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- JPH0260220B2 JPH0260220B2 JP6041886A JP6041886A JPH0260220B2 JP H0260220 B2 JPH0260220 B2 JP H0260220B2 JP 6041886 A JP6041886 A JP 6041886A JP 6041886 A JP6041886 A JP 6041886A JP H0260220 B2 JPH0260220 B2 JP H0260220B2
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Description
【発明の詳細な説明】
〔概要〕
二次元電子ガス層を有するヘテロ接合FETに
おいて、ｎ−GaAs／ｎ−AlGaAs／ｉ−GaAsか
らなる構造を持ち、かつｎ−GaAsの厚さを1100
Å以上として、二次元電子ガス層とソース、ドレ
インの各電極との接続抵抗を低減する。
おいて、ｎ−GaAs／ｎ−AlGaAs／ｉ−GaAsか
らなる構造を持ち、かつｎ−GaAsの厚さを1100
Å以上として、二次元電子ガス層とソース、ドレ
インの各電極との接続抵抗を低減する。
この発明は、ヘテロ接合FETの構造に係り、
特にその性能を向上することを可能とするエピタ
キシヤル層構造及び電極構造に関する。
特にその性能を向上することを可能とするエピタ
キシヤル層構造及び電極構造に関する。
第５図に従来のヘテロ接合FETのHEMTの素
子断面図を示す。第５図において、１は半絶縁性
（Ｓ−Ｉ）GaAs基板、２は二次元電子ガス層
2DEGが形成される非ドープのGaAs（ｉ−GaAs）
層、３はキヤリア供給層のｎ型不純物をドープし
た半導体層で、ここではｎ−AlxGa1-xAs層で形
成されている。また、キヤリア供給層３の上に保
護層であるキヤツプ層４が形成されており、ここ
ではｎ−GaAs層で構成されている。ゲート電極
形成部には凹部がキヤツプ層４を越えて形成さ
れ、ゲート電極８を形成する。一方ソース電極５
及びドレイン電極６がキヤツプ層４の上に通常蒸
着等で設けられ、アロイ処理を行ない二次元電子
ガス層2DEGとオーミツクコンタクトをとつてい
る。
子断面図を示す。第５図において、１は半絶縁性
（Ｓ−Ｉ）GaAs基板、２は二次元電子ガス層
2DEGが形成される非ドープのGaAs（ｉ−GaAs）
層、３はキヤリア供給層のｎ型不純物をドープし
た半導体層で、ここではｎ−AlxGa1-xAs層で形
成されている。また、キヤリア供給層３の上に保
護層であるキヤツプ層４が形成されており、ここ
ではｎ−GaAs層で構成されている。ゲート電極
形成部には凹部がキヤツプ層４を越えて形成さ
れ、ゲート電極８を形成する。一方ソース電極５
及びドレイン電極６がキヤツプ層４の上に通常蒸
着等で設けられ、アロイ処理を行ない二次元電子
ガス層2DEGとオーミツクコンタクトをとつてい
る。
従来、キヤツプ層４は単なる保護膜と考えられ
ており、その厚さを薄くしてソース、ドレインの
オーミツクコンタクトをとる際の障害にならない
ように配慮されていた。特に、キヤツプ層のｎ−
GaAsとキヤリア供給層３のｎ−AlxGa1-xAsとの
ヘテロ界面に生じるエネルギギヤツプ（通常
0.3eV程度）のため、キヤツプ層４が厚い場合は
ソース、ドレインと2DEGとのアロイ処理による
オーミツク接続が不十分になると考えられてき
た。そのため、通常、キヤツプ層４は300Å程度
に形成されている。
ており、その厚さを薄くしてソース、ドレインの
オーミツクコンタクトをとる際の障害にならない
ように配慮されていた。特に、キヤツプ層のｎ−
GaAsとキヤリア供給層３のｎ−AlxGa1-xAsとの
ヘテロ界面に生じるエネルギギヤツプ（通常
0.3eV程度）のため、キヤツプ層４が厚い場合は
ソース、ドレインと2DEGとのアロイ処理による
オーミツク接続が不十分になると考えられてき
た。そのため、通常、キヤツプ層４は300Å程度
に形成されている。
ソース、ドレインと2DEGとの接続を考えると
き、第５図に矢印L1，L2で示した２つのパスが
考えられる。従来、ソース電極５及びドレイン電
極６を形成する際にアロイ処理を行ない、アロイ
領域をキヤツプ層４、キヤリア供給層３を貫いて
２DEGに延びるようにしようとしていた。即ち、
L1のパスの抵抗の低減のみ配慮していた。電流
パスとして、第５図に第２のパスとして示すL2
があるが、従来、前記のキヤツプ層のｎ−GaAs
とキヤリア供給層３のｎ−AlxGa1-xAsとのヘテ
ロ界面に生じるエネルギギヤツプ（通常0.3eV程
度）のため、このL2のパスはコンタクト抵抗の
低減に寄与しないものと考えられていた。以上の
観点に基づき、本発明者が実験及び計算でもとめ
た結果からも、第４図に示すようにキヤツプ層４
の厚さｄを700Å以上にすると急激に2DEGとソ
ース電極とのコンタクト抵抗RC１が増大するこ
とが観察された。
き、第５図に矢印L1，L2で示した２つのパスが
考えられる。従来、ソース電極５及びドレイン電
極６を形成する際にアロイ処理を行ない、アロイ
領域をキヤツプ層４、キヤリア供給層３を貫いて
２DEGに延びるようにしようとしていた。即ち、
L1のパスの抵抗の低減のみ配慮していた。電流
パスとして、第５図に第２のパスとして示すL2
があるが、従来、前記のキヤツプ層のｎ−GaAs
とキヤリア供給層３のｎ−AlxGa1-xAsとのヘテ
ロ界面に生じるエネルギギヤツプ（通常0.3eV程
度）のため、このL2のパスはコンタクト抵抗の
低減に寄与しないものと考えられていた。以上の
観点に基づき、本発明者が実験及び計算でもとめ
た結果からも、第４図に示すようにキヤツプ層４
の厚さｄを700Å以上にすると急激に2DEGとソ
ース電極とのコンタクト抵抗RC１が増大するこ
とが観察された。
本発明は、ヘテロ接合FETの性能の向上のた
めに、ソース抵抗をより低減することが必要であ
るという認識のもとに、なされたものである。
めに、ソース抵抗をより低減することが必要であ
るという認識のもとに、なされたものである。
本発明においては、互いに格子整合した非ドー
プのGaAs層とｎ型不純物をドープしたAlGaAs
層とｎ型GaAsとがその順で隣接配置され、該非
ドープのGaAsのAlGaAs側の界面近傍に二次元
電子ガス層が形成される電界効果型半導体装置に
おいて、 前記ｎ型GaAs層の厚さを1100Å以上にすると
ともに、該ｎ型GaAs層にオーミツクに接触する
ソース及びドレインの合金電極を形成し、それぞ
れ前記二次元電子ガス層とのオーミツク接続を形
成してなることを特徴とする電界効果型半導体装
置を提供する。
プのGaAs層とｎ型不純物をドープしたAlGaAs
層とｎ型GaAsとがその順で隣接配置され、該非
ドープのGaAsのAlGaAs側の界面近傍に二次元
電子ガス層が形成される電界効果型半導体装置に
おいて、 前記ｎ型GaAs層の厚さを1100Å以上にすると
ともに、該ｎ型GaAs層にオーミツクに接触する
ソース及びドレインの合金電極を形成し、それぞ
れ前記二次元電子ガス層とのオーミツク接続を形
成してなることを特徴とする電界効果型半導体装
置を提供する。
本発明者は、上記のように従来技術的常識とさ
れ、これまで顧みることがなかつたキヤツプ層の
厚さの厚い領域を含めて広範囲にキヤツプ層の厚
さを変えて実験した。その実験結果を第１図に例
示している。第１図において、キヤツプ層の厚さ
を横軸に、コンタクト抵抗を縦軸にとつている。
RCと指示するのがTLM（Transmission Line
Model）で測定したコンタクト抵抗である。ま
た、RC１と指示するのは先に第４図に示したL1
のソース、ドレインの各電極と二次元電子ガス層
2DEGとの接触抵抗をRCと計算により求めたも
のであり、一方、RC２と指示するのは、キヤツ
プ層とソース、ドレインの各電極の間の接触抵抗
をRCと計算から求めたものである。
れ、これまで顧みることがなかつたキヤツプ層の
厚さの厚い領域を含めて広範囲にキヤツプ層の厚
さを変えて実験した。その実験結果を第１図に例
示している。第１図において、キヤツプ層の厚さ
を横軸に、コンタクト抵抗を縦軸にとつている。
RCと指示するのがTLM（Transmission Line
Model）で測定したコンタクト抵抗である。ま
た、RC１と指示するのは先に第４図に示したL1
のソース、ドレインの各電極と二次元電子ガス層
2DEGとの接触抵抗をRCと計算により求めたも
のであり、一方、RC２と指示するのは、キヤツ
プ層とソース、ドレインの各電極の間の接触抵抗
をRCと計算から求めたものである。
この第１図の実験結果から、キヤツプ層を従来
の場合より、厚くしてソース、ドレインの各電極
とのオーミツクコンタクトを良好にすることによ
り、素子のソース抵抗を低減できることが予測さ
れる。
の場合より、厚くしてソース、ドレインの各電極
とのオーミツクコンタクトを良好にすることによ
り、素子のソース抵抗を低減できることが予測さ
れる。
そこで、本発明者等は、後で実施例として詳し
く説明する第２図のヘテロ素子構造についてキヤ
ツプ層のｎ−GaAs層の厚さｄとソース抵抗Rsと
の関係を測定した。その結果、第３図〇印のよう
に実際の素子構造においても、キヤツプ層を厚く
し、キヤツプ層とソース、ドレインの各電極との
オーミツクコンタクトを良好にとるとソース抵抗
を低減できることが明らかになつた。なお、実線
で示したのが、ソース抵抗の計算値である。
く説明する第２図のヘテロ素子構造についてキヤ
ツプ層のｎ−GaAs層の厚さｄとソース抵抗Rsと
の関係を測定した。その結果、第３図〇印のよう
に実際の素子構造においても、キヤツプ層を厚く
し、キヤツプ層とソース、ドレインの各電極との
オーミツクコンタクトを良好にとるとソース抵抗
を低減できることが明らかになつた。なお、実線
で示したのが、ソース抵抗の計算値である。
第２図に、本発明の実施例のヘテロ接合FET
のHEMTの素子断面図であり、図はゲート電極
形成前の状態に相当する。
のHEMTの素子断面図であり、図はゲート電極
形成前の状態に相当する。
図において、２１は基板で半導体絶縁性GaAs
を用いている。
を用いている。
２２は二次元電子ガス層（2DEG）２７が形成
される半導体層でｉ−GaAsで形成さる。
される半導体層でｉ−GaAsで形成さる。
２３はキヤリア供給層でｎ−AlxGa1-xAsで構
成されている。なお、ここではキヤリア供給層は
２つの層に分れており、2DEG側の200Åのｎ−
AlxGa1-xAs（ｘ＝0.3）の層と、300ÅのAl組成変
化層（ｇ−ｎ−AlxGa1-xAs、ｘは内側で0.3で表
面側で０になるように変化する）で構成されてい
る。
成されている。なお、ここではキヤリア供給層は
２つの層に分れており、2DEG側の200Åのｎ−
AlxGa1-xAs（ｘ＝0.3）の層と、300ÅのAl組成変
化層（ｇ−ｎ−AlxGa1-xAs、ｘは内側で0.3で表
面側で０になるように変化する）で構成されてい
る。
ここではそのｘ値を２２のｉ−GaAsに隣接す
る値でｘ＝0.3となし、キヤツプ層２４のｎ−
GaAsに接する側でｘ＝０としている。このキヤ
リア供給層２３はキヤリア濃度２×1018cm-3にｎ
型不純物でドープされている。
る値でｘ＝0.3となし、キヤツプ層２４のｎ−
GaAsに接する側でｘ＝０としている。このキヤ
リア供給層２３はキヤリア濃度２×1018cm-3にｎ
型不純物でドープされている。
２４のキヤツプ層はｎ−GaAsで形成され、２
×1017cm-3にドープされている。そして、このキ
ヤツプ層の表面近傍は２×1018程度の高濃度にｎ
型不純物でドープしている。本実施例では、この
キヤツプ層の厚さを300Å、700Å、1100Å、1500
Åの４通りに変えて実験した。
×1017cm-3にドープされている。そして、このキ
ヤツプ層の表面近傍は２×1018程度の高濃度にｎ
型不純物でドープしている。本実施例では、この
キヤツプ層の厚さを300Å、700Å、1100Å、1500
Åの４通りに変えて実験した。
以上の各半導体層は一連のエピタキシヤル成長
工程により形成される。
工程により形成される。
次に、ソース、ドレインの各電極の形成法を説
明する。
明する。
２５，２６がそれぞれソース電極及びドレイン
電極である。これらはそれぞれオーミツクメタル
としてAu／AuGe（Auの厚さ4000Å、AuGeの厚
さ200Å）を蒸着形成し、アロイ条件として窒素
（N2）雰囲気で460℃で１分間熱処理して形成し
ている。
電極である。これらはそれぞれオーミツクメタル
としてAu／AuGe（Auの厚さ4000Å、AuGeの厚
さ200Å）を蒸着形成し、アロイ条件として窒素
（N2）雰囲気で460℃で１分間熱処理して形成し
ている。
以上の、ヘテロ構造について、前記のようにキ
ヤツプ層の厚さを300Å、700Å、1100Å、1500Å
の４通りに変えて、ソース抵抗を計測した結果を
第３図に示す。図から明らかなように、キヤツプ
層のｎ−GaAsの厚さを従来より十分厚い1100Å
にするとソース抵抗Rsが実用上十分と考えられ
る１Ωに近い良好な特性を示す。そして、キヤツ
プ層の厚さを1500Åにすると１Ωというさらに優
れた値を得た。なお、キヤツプ層の厚さを1500Å
以上にしてもソース抵抗Rsの低減効果は飽和し
てくる。キヤツプ層の厚さには自ずから限界があ
る。例えば、キヤツプ層が厚いと、キヤツプ層と
ソース、ドレインの各電極とのオーミツクコンタ
クトをとるためのアロイを深く形成することが必
要になり、処理温度が高くなる等で素子特性上に
悪影響を与えることが制限条件となる。このよう
なことから、実用上の上限のキヤツプ層の厚さｄ
は3000Å程度と考えられる。本実施例の構成で従
来よりソース抵抗が低減される理由の第１はキヤ
ツプ層２４の厚味を厚くしたためキヤツプ層２４
とソース、ドレイン電極２５，２６との接触抵抗
が向上したことと考えられ、また、理由の第２は
Al組成変化層（ｇ−ｎ−AlxGa1-xAs）をキヤリ
ア供給層２３に導入したことにより、キヤツプ層
２４とキヤリア供給層２３との接触抵抗が低減し
たためと考えられる。
ヤツプ層の厚さを300Å、700Å、1100Å、1500Å
の４通りに変えて、ソース抵抗を計測した結果を
第３図に示す。図から明らかなように、キヤツプ
層のｎ−GaAsの厚さを従来より十分厚い1100Å
にするとソース抵抗Rsが実用上十分と考えられ
る１Ωに近い良好な特性を示す。そして、キヤツ
プ層の厚さを1500Åにすると１Ωというさらに優
れた値を得た。なお、キヤツプ層の厚さを1500Å
以上にしてもソース抵抗Rsの低減効果は飽和し
てくる。キヤツプ層の厚さには自ずから限界があ
る。例えば、キヤツプ層が厚いと、キヤツプ層と
ソース、ドレインの各電極とのオーミツクコンタ
クトをとるためのアロイを深く形成することが必
要になり、処理温度が高くなる等で素子特性上に
悪影響を与えることが制限条件となる。このよう
なことから、実用上の上限のキヤツプ層の厚さｄ
は3000Å程度と考えられる。本実施例の構成で従
来よりソース抵抗が低減される理由の第１はキヤ
ツプ層２４の厚味を厚くしたためキヤツプ層２４
とソース、ドレイン電極２５，２６との接触抵抗
が向上したことと考えられ、また、理由の第２は
Al組成変化層（ｇ−ｎ−AlxGa1-xAs）をキヤリ
ア供給層２３に導入したことにより、キヤツプ層
２４とキヤリア供給層２３との接触抵抗が低減し
たためと考えられる。
以上のことから明らかなように、本発明によれ
ば、キヤツプ層のｎ−GaAsの厚さを1100Å以上
にすることにより、ヘテロ接合FETのコンタク
ト抵抗、ソース抵抗を低減することができるの
で、ヘテロ接合FETの素子特性をより向上する
ことを可能にする。
ば、キヤツプ層のｎ−GaAsの厚さを1100Å以上
にすることにより、ヘテロ接合FETのコンタク
ト抵抗、ソース抵抗を低減することができるの
で、ヘテロ接合FETの素子特性をより向上する
ことを可能にする。
第１図は、キヤツプ層のｎ−GaAs層の厚さに
対するコンタクト抵抗の依存性を示す図、第２図
は本発明の実施例のヘテロ構造を示す図、第３図
は実施例の構造のソース抵抗の測定結果を示す
図、第４図は二次元電子ガス層に対して直接コン
タクトをとる場合のコンタクト抵抗を示す図、第
５図は従来例としてのヘテロ接合FETの素子断
面図である。 ２１は基板の半導体絶縁性GaAs、２２は二次
元電子ガス層（2DEG）２７が形成される半導体
層のｉ−GaAs、２３はキヤリア供給層のｎ−
AlxGa1-xAsで、２４はキヤツプ層のｎ−GaAs、
２５，２６はそれぞれソース電極及びドレイン電
極。
対するコンタクト抵抗の依存性を示す図、第２図
は本発明の実施例のヘテロ構造を示す図、第３図
は実施例の構造のソース抵抗の測定結果を示す
図、第４図は二次元電子ガス層に対して直接コン
タクトをとる場合のコンタクト抵抗を示す図、第
５図は従来例としてのヘテロ接合FETの素子断
面図である。 ２１は基板の半導体絶縁性GaAs、２２は二次
元電子ガス層（2DEG）２７が形成される半導体
層のｉ−GaAs、２３はキヤリア供給層のｎ−
AlxGa1-xAsで、２４はキヤツプ層のｎ−GaAs、
２５，２６はそれぞれソース電極及びドレイン電
極。
Claims (1)
- 【特許請求の範囲】 １ 互いに格子整合した非ドープのGaAs層とｎ
型不純物をドープしたAlGaAs層とｎ型GaAsと
がその順で隣接配置され、該非ドープのGaAsの
AlGaAs側の界面近傍に二次元電子ガス層が形成
される電界効果型半導体装置において、 前記ｎ型GaAs層の厚さを1100Å以上にすると
ともに、該ｎ型GaAs層にオーミツクに接触する
ソース及びドレインの合金電極を形成し、それぞ
れ前記二次元電子ガス層とのオーミツク接続を形
成してなることを特徴とする電界効果型半導体装
置。 ２ 前記ｎ型不純物をドープしたAlGaAs層の前
記ｎ型GaAs層に接触する側のAlの割合が低減す
るように形成してなることを特徴とする特許請求
の範囲第１項記載の電界効果型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6041886A JPS62217672A (ja) | 1986-03-18 | 1986-03-18 | 電界効果型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6041886A JPS62217672A (ja) | 1986-03-18 | 1986-03-18 | 電界効果型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62217672A JPS62217672A (ja) | 1987-09-25 |
| JPH0260220B2 true JPH0260220B2 (ja) | 1990-12-14 |
Family
ID=13141629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6041886A Granted JPS62217672A (ja) | 1986-03-18 | 1986-03-18 | 電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62217672A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005191449A (ja) * | 2003-12-26 | 2005-07-14 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ |
-
1986
- 1986-03-18 JP JP6041886A patent/JPS62217672A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62217672A (ja) | 1987-09-25 |
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