JPH0574812A - 半導体装置 - Google Patents

半導体装置

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JPH0574812A
JPH0574812A JP3235790A JP23579091A JPH0574812A JP H0574812 A JPH0574812 A JP H0574812A JP 3235790 A JP3235790 A JP 3235790A JP 23579091 A JP23579091 A JP 23579091A JP H0574812 A JPH0574812 A JP H0574812A
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    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/472—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having lower bandgap active layer formed on top of wider bandgap layer, e.g. inverted HEMT
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
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    • H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions

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  • Junction Field-Effect Transistors (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【目的】２次元電子（又は正孔）ガスを用いる高速動作
半導体装置を自己整合的に形成する。 【構成】Ｓｉ基板１１の活性領域上にフィールドＳｉＯ
2 膜１２を介してせりだした構造の１対のｎ+ 型多結晶
シリコン層１４ａ，１４ｂを有し、活性領域のＳｉ基板
１１表面に単結晶Ｓｉ／単結晶ＳｉＧｅ層１８と単結晶
Ｓｉ層２１とを選択的にエピタキシャル成長させ、せり
だした部分のｎ+ 型多結晶シリコン層１４ａ，１４ｂの
底面に多結晶ＳｉＧｅ層２０と多結晶Ｓｉ層２２とを選
択的に成長させる。単結晶Ｓｉ層２１と多結晶Ｓｉ層２
２とは接続している。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の関し、特に
ヘテロ接合界面に形成される２次元電子ガス（あるいは
２次元正孔ガス）を用いる高移動度電界効果トランジス
タに関する。
【０００２】
【従来の技術】従来のヘテロ接合界面を有する高移動度
電界効果トランジスタの構造を、図６に示す断面図を参
照して説明する。図５は、１９８９年，東京において行
なわれた第２１回のソリッド・ステート・デバイシス・
アンド・マテリアルズ会議予稿集，３７３−３７６ペー
ジ（Ｅｘｔｅｎｄｅｄ Ａｂｓｌｔｒａｃｔｓ ｏｆｔ
ｈｅ ２１ｓｔ． Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏ
ｌｉｄ ＳｔａｔｅＤｅｖｉｃｅｓ ａｎｄ Ｍａｔｅ
ｒｉａｌｓ，Ｔｏｋｙｏ，１９８９，ｐｐ．３７３−３
７６）に提示されたものである。（１００）方位のＧｅ
基板１上にＳｉＧｅバッファー層２を形成し、チャネル
となるＧｅ層３，ＧａをドープしたＳｉ0.5 Ｇｅ0.5 層
４，キャップ層５を有し、オーミック電極６を有してい
る。Ｇｅ層３とＧａをドープしたＳｉ0.5 Ｇｅ0.5 層４
との界面には、２次元正孔ガスが形成される。上述の報
告には明記されていないが、ゲート電極７を配置すれ
ば、２次元正孔ガスによる電界効果トランジスタとな
る。
【０００３】
【発明が解決しようとする課題】上述の従来の電界効果
トランジスタでは、ソース・ドレイン電極とゲート電極
とはそれぞれ別個のリソグラフィ工程によりそれぞれの
位置が決まるので、半導体素子の縮小には限界がある。
【０００４】
【課題を解決するための手段】本発明の半導体装置は、
選択的なエピタキシャル成長によりチャネル領域を形成
すると同時に、ひさし状に加工された電極用の多結晶Ｓ
ｉ層を核にして多結晶Ｓｉ層，または多結晶ＳｉＧｅ層
を選択的に堆積させ、最終的にエピタキシャル層と多結
晶層とを接続させることにより、自己整合的にソース，
ドレインとゲートとを形成し、素子の縮小を実現してい
る。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。
【０００６】本発明の第１の実施例の略断面図を示す図
１を参照して、本実施例の半導体装置の構造を説明す
る。ｐ- 型単結晶Ｓｉ基板１１上には選択的に設けられ
たフィールドＳｉＯ2 膜１３がある。フィールドＳｉＯ
2 膜１３により、第１の開口部（詳細は後述）が形成さ
れ、第１の開口部の底面にはｐ- 型単結晶Ｓｉ基板１１
が露呈している。フィールドＳｉＯ2 膜１３上には、第
１の開口部を覆う１対のｎ+ 型多結晶Ｓｉ層１４ａ，１
４ｂが設けられている。ｎ+ 型多結晶Ｓｉ層１４ａ，１
４ｂの間には一定間隔を有する空隙部が形成されてお
り、多結晶Ｓｉ層１４ａ，１４ｂの上面にはＳｉ3 Ｎ4
膜１５が形成されており、多結晶Ｓｉ層１４ａ，１４ｂ
の側面にはスペーサＳｉ3 Ｎ4 膜１６が形成されてい
る。第１の開口部に露呈した多結晶Ｓｉ層１４ａ，１４
ｂの底面には、ｎ型多結晶ＳｉＧｅ２０およびｎ+型多
結晶Ｓｉ層２２が下方向に積層されている。第１の開口
部底面に露呈した単結晶Ｓｉ基板１１の表面には、アン
ドープ単結晶ＳｉＧｅ層１８およびｎ+ 型単結晶Ｓｉ層
２１が上方向に積層されている。ｎ+ 型多結晶Ｓｉ層２
２とｎ+ 型単結晶Ｓｉ層２１とは、第１の開口部に露呈
した多結晶Ｓｉ層１４ａ，１４ｂの底面の直下におい
て、接続されている。多結晶Ｓｉ層１４ａ，１４ｂの空
隙部において、スペーサＳｉ3 Ｎ4 膜１６の側面，多結
晶ＳｉＧｅ２０の側面，および多結晶Ｓｉ層２２の側面
にはスペーサ絶縁膜２３が設けられ、絶縁膜２３により
第２の開口部が形成される。第２の開口部の底面には、
ｎ+ 型単結晶Ｓｉ層２１が露呈している。第２の開口部
を介してｎ+ 型単結晶Ｓｉ層２１に接続するｐ+ 型単結
晶Ｓｉ層２４が設けられている。多結晶Ｓｉ層１４ａ，
１４ｂの上面のＳｉ3 Ｎ4 膜１５に設けられたコンタク
ト孔を介して多結晶Ｓｉ層１４ａ，１４ｂに接続するＡ
ｌ系電極２５ａ，２５ｂが設けられ、第２の開口部を介
してｐ+ 型単結晶Ｓｉ層２４の上面に接続するＡｌ系電
極２５ｃが設けられている。
【０００７】本実施例の製造方法を示す図２，図３，お
よび図４と、図１とを参照して、本実施例の製造方法を
説明する。図２（ａ）は略平面図であり、図２（ｂ）は
図２（ａ）のＡＡ線での略断面図である。図３（ａ）は
略平面図であり、図３（ｂ）は図３（ａ）のＡＡ線での
略断面図である。図４は略断面図である。
【０００８】まず、ｐ- 型単結晶Ｓｉ基板１１表面にパ
ッドＳｉＯ2 膜１２，Ｓｉ3 Ｎ4 膜（図示せず）を形成
し、公知の選択酸化法によりフィールドＳｉＯ2 膜１３
を形成する。Ｓｉ3 Ｎ4 膜を除去した後、全面にｎ+ 型
多結晶Ｓｉ層１４，Ｓｉ3 Ｎ4 膜１５を形成する〔図２
（ａ），（ｂ）〕。
【０００９】次に、フォトレジスト膜（図示せず）をマ
スクにして、Ｓｉ3Ｎ4 膜１５，ｎ+ 型多結晶Ｓｉ層１
４を順次エッチングし、１対のｎ+ 型多結晶Ｓｉ層１４
ａ，１４ｂを形成する。ｎ+ 型多結晶Ｓｉ層１４ａ，１
４ｂは、ソース，ドレインの電極用に利用される。ｎ+
型多結晶Ｓｉ層１４ａ，１４ｂの間には一定間隔を有す
る空隙部が形成され、ｎ+ 型多結晶Ｓｉ層１４ａ，１４
ｂはこの空隙部を有して第１の開口部を覆うことにな
る。フィールドＳｉＯ2 膜１３の介在により、ｎ+ 型多
結晶Ｓｉ層１４ａ，１４ｂとｐ- 型単結晶Ｓｉ基板１１
とは電気的に絶縁されている。フォトレジスト膜を除去
して全面にＳｉ3 Ｎ4 膜を堆積した後、公知のエッチバ
ック法により、ｎ+ 型多結晶Ｓｉ層１４ａ，１４ｂの側
面にスペーサＳｉ3 Ｎ4 膜１６を形成する。ＳｉＯ2エ
ッチングにより、パッドＳｉＯ2 膜１２が概略選択的に
除去され、第１の開口部１７が形成される〔図３
（ａ），（ｂ）〕。このエッチングは、フィールドＳｉ
Ｏ2 膜１３の膜厚がパッドＳｉＯ2 膜１２の膜厚より十
分に厚いことを利用している。なお、このエッチングを
行なう際に、空隙部を内包する開口部を有したフォトレ
ジスト膜をマスクに用いてもよい。
【００１０】次に、Ｓｉガスソースを用いた分子線エピ
タキシャル装置（ＭＢＥ）内で、表面の自然酸化膜が８
５０℃，約１０分間の熱処理により除去さる。ＭＢＥ内
で、基板温度５８０℃，Ｓｉ2 Ｈ6 ガス流量７ｓｃｃ
ｍ，Ｇｅ2 Ｈ6 ガス流量１．０ｓｃｃｍの成長条件によ
り、第１の開口部１７底面に露呈したｐ- 型単結晶Ｓｉ
基板１１表面にはアンドープ単結晶ＳｉＧｅ層１８が形
成され、第１の開口部１７に露呈したｎ+ 型多結晶Ｓｉ
層１４ａ，１４ｂ底面にはアンドープ多結晶ＳｉＧｅ層
１９が形成される〔図４（ａ）〕。本実施例におけるＳ
ｉＧｅ層１８，１９のＳｉ，Ｇｅの組成比は、Ｓｉ：Ｇ
ｅ＝７：３となる。ＳｉＧｅ層１８，１９の膜厚は、基
板面方位，ガス流量，および各ガスの分圧等により大き
く影響されるが、本実施例では約５０ｎｍ，約２０ｎｍ
であった。
【００１１】次に、ＭＢＥ内において９００℃，１０分
の熱処理によるｎ+ 型多結晶Ｓｉ層１４ａ，１４ｂから
のｎ型不純物の熱拡散が行なわれ、アンドープ多結晶Ｓ
ｉＧｅ層１９がｎ型多結晶ＳｉＧｅ層２０に変換される
〔図４（ｂ）〕。
【００１２】次に、ＭＢＥ内においてｎ型のドーピング
ガスを含んだＳｉ成長により、アンドープ多結晶ＳｉＧ
ｅ層１９表面にはｎ+ 型単結晶Ｓｉ層２１が形成され、
ｎ型多結晶ＳｉＧｅ層２０底面にはｎ+ 型多結晶Ｓｉ層
２２が形成される。単結晶Ｓｉ層２１と多結晶Ｓｉ層２
２とは接続している〔図４（ｃ）〕。単結晶Ｓｉ層２
１，多結晶Ｓｉ層２２の不純物濃度は約１×１０18ｃｍ
-3であり、単結晶Ｓｉ層２１，多結晶Ｓｉ層２２の膜厚
は約３０ｎｍ，約１０ｎｍであった。
【００１３】次に、全面に絶縁膜が堆積され、公知のエ
ッチバック法により、空隙部にスペーサ絶縁膜２３が形
成され、第２の開口部が形成される。第２の開口部の底
面には、ｎ+ 型単結晶Ｓｉ層２１が露呈している〔図４
（ｄ）〕。
【００１４】次に、第２の開口部を介してｎ+ 型単結晶
Ｓｉ層２１に接続するｐ+ 型単結晶Ｓｉ層２４が形成さ
れる。多結晶Ｓｉ層１４ａ，１４ｂの上面のＳｉ3 Ｎ4
膜１５にコンタクト孔が形成された後、このコンタクト
孔介して多結晶Ｓｉ層１４ａ，１４ｂに接続するＡｌ系
電極２５ａ，２５ｂ，および第２の開口部を介してｐ+
型単結晶Ｓｉ層２４の上面に接続するＡｌ系電極２５ｃ
が形成される〔図１〕。
【００１５】本実施例では、選択的なエピタキシャル成
長により形成されたｎ+ 型単結晶Ｓｉ層２１において、
ｎ型不純物のイオン化により形成される電子が、禁制帯
幅がＳｉより狭いアンドープ単結晶ＳｉＧｅ層１８に落
ち、２次元に量子化された電子ガスが形成される。これ
はＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌ
ｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）として知られるＡｌＧ
ａＡｓ／ＧａＡｓヘテロ構造を用いた電界効果トランジ
スタと同じ効果を有し、しかも自己整合的にトランジス
タが形成できる点で集積化に適している。
【００１６】図５は本発明の第２の実施例を説明するた
めの略断面図である。本実施例は第１の実施例と基本的
には類似した構造を有している。第１の相違点として
は、ゲート構造がＤＯＰＯＳ法により選択的に堆積され
たｐ+ 型多結晶Ｓｉ層２８，および多結晶Ｓｉ層２８か
らの熱拡散によりｎ+ 型単結晶Ｓｉ層２１に形成された
ｐ+ 型単結晶Ｓｉ層２９から構成される点である。第２
の相違点は、ソース，ドレインの電極用に利用されるの
がＷＳｉ2 膜２７とｎ+ 型多結晶Ｓｉ層２６ａ，２６ｂ
とからなるという点である。
【００１７】本発明の第１，第２の実施例としては接合
型の電界効果トランジタ（Ｊ−ＦＥＴ）を例としたが、
本発明はＭＯＳＦＥＴやＭＥＳＦＥＴへの適用も可能で
あり、Ｓｉ／ＳｉＧｅヘテロ接合に限らず他のヘテロ接
合の組み合せに適用することも可能である。
【００１８】
【発明の効果】以上説明したように本発明は、超薄膜ヘ
テロ・エピタキシャル層を選択的に形成し、かつ自己整
合的にソース，ドレインとゲートとを形成出来る構造を
提供するものである。
【００１９】本発明によれば、２次元電子（あるいは正
孔）ガスを利用する超高速電界効果トランジスタを自己
整合的に形成できるので、大幅な素子縮小を可能にする
という効果を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施例を説明するための略断面
図である。
【図２】本発明の第１の実施例の製造方法を説明するた
めの略平面図，および略断面図である。
【図３】本発明の第１の実施例の製造方法を説明するた
めの略平面図，および略断面図である。
【図４】本発明の第１の実施例の製造方法を説明するた
めの略断面図である。
【図５】本発明の第２の実施例を説明するための略断面
図である。
【図６】従来の半導体装置を説明するための略断面図で
ある。
【符号の説明】
１ Ｇｅ基板 ２ ＳｉＧｅバッファー層 ３ Ｇｅ層 ４ Ｓｉ0.5 Ｇｅ0.5 層 ５ キャップ層 ６ オーミック電極 ７ ゲート電極 １１ ｐ- 型Ｓｉ基板 １２ パッドＳｉＯ2 膜 １３ フィールドＳｉＯ2 膜 １４，１４ａ，１４ｂ，２２，２６ａ，２６ｂ ｎ+
型多結晶Ｓｉ層 １５ Ｓｉ3 Ｎ4 膜 １６ スペーサＳｉ3 Ｎ4 膜 １７ 開口部 １８ アンドープ単結晶ＳｉＧｅ層 １９ アンドープ多結晶ＳｉＧｅ層 ２０ ｎ型多結晶ＳｉＧｅ層 ２１ ｎ+ 型単結晶Ｓｉ層 ２３ スペーサ絶縁膜 ２４，２９ ｐ+ 型単結晶Ｓｉ層 ２５ａ，２５ｂ，２５ｃ Ａｌ系電極 ２７ ＷＳｉ2 膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/06 7377−4Ｍ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 一導電型の単結晶Ｓｉ基板の表面に設け
    られた第１の絶縁膜により自己整合的に形成された第１
    の開口部と、 前記第１の開口部に露呈した底面を有して前記第１の開
    口部を覆い、一定の間隔の空隙部を有して前記第１の絶
    縁膜上に設けられた逆導電型の１対の第１の多結晶Ｓｉ
    層と、 前記第１の多結晶Ｓｉ層の前記底面から下方に接続して
    設けられた逆導電型の多結晶ＳｉＧｅ層と、 前記多結晶ＳｉＧｅ層の底面に接続して設けられた逆導
    電型の第２の多結晶Ｓｉ層と、 前記第１の開口部内の前記単結晶Ｓｉ基板の表面に接続
    して設けられた真性半導体状態の単結晶ＳｉＧｅ層と、 前記第１の多結晶Ｓｉ層の前記底面の直下において前記
    第２の多結晶Ｓｉ層と接続し、前記単結晶ＳｉＧｅ層表
    面に接続して設けられた逆導電型の第１の単結晶Ｓｉ層
    と、 前記第１の多結晶Ｓｉ層の上面，および側面を覆う第２
    の絶縁膜と、 １対の前記第１の多結晶Ｓｉ層の前記空隙部において、
    前記第２の絶縁膜の側面，前記多結晶ＳｉＧｅ層の側
    面，および前記第２の多結晶Ｓｉ層の側面を覆う第３の
    絶縁膜により形成された第２の開口部と、 前記第２の開口部において、前記第１の単結晶Ｓｉ層表
    面に接続して設けらた一導電型の第２の単結晶Ｓｉ層
    と、 を有することを特徴とする半導体装置。
  2. 【請求項２】前記第１の絶縁膜がＳｉＯ2 膜であり、前
    記第２の絶縁膜がＳｉ3 Ｎ4 膜であることを特徴とする
    請求項１記載の半導体装置。
  3. 【請求項３】前記第１の多結晶Ｓｉ層表面に接続して設
    けられた高融点金属シリサイド膜を有することを特徴と
    する請求項１，あるいは請求項２記載の半導体装置。
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