JPH0260224B2 - - Google Patents
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- Publication number
- JPH0260224B2 JPH0260224B2 JP61254180A JP25418086A JPH0260224B2 JP H0260224 B2 JPH0260224 B2 JP H0260224B2 JP 61254180 A JP61254180 A JP 61254180A JP 25418086 A JP25418086 A JP 25418086A JP H0260224 B2 JPH0260224 B2 JP H0260224B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- inp
- field effect
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
- H10D30/4732—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT using Group III-V semiconductor material
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/602—Heterojunction gate electrodes for FETs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、高周波増幅回路、高速集積回路、光
電子集積回路等に応用される電界効果トランジス
タに関するものである。
電子集積回路等に応用される電界効果トランジス
タに関するものである。
［従来の技術］
ヘテロ接合界面に形成される２次元電子を用い
たトランジスタとしては、従来から、いくつかの
ものが提案されている。たとえば、特公昭59−
53714、特開昭56−45079およびジヤパニーズ・ジ
ヤーナル・オブ・アプライド・フイジツクス
（Japanese Journal of Applied Physics）第19
巻、1980年、L225頁などに記載されており、基
板としてはガリウム・砒素が用いられている。基
板としてガリウム・砒素を用いた場合、室温での
２次元電子の移動度は8000cm2／Ｖ・sec程度であ
る。これに対して、インジウム・リン（以下InP
と記す）を基板として用いた場合には、室温での
２次元電子の移動度は12000cm2／Ｖ・secとなり、
高周波特性や増幅率の優れた電界効果トランジス
タが実現できる。InPを基板とする２次元電子ト
ランジスタとしては、IEEE・エレクトロン・デ
バイス・レターズ（Electron Device Letters）
Ｃ・Ｙ・Chen等、EGL−３巻、1982年、152頁に
記載されたものが知られている。
たトランジスタとしては、従来から、いくつかの
ものが提案されている。たとえば、特公昭59−
53714、特開昭56−45079およびジヤパニーズ・ジ
ヤーナル・オブ・アプライド・フイジツクス
（Japanese Journal of Applied Physics）第19
巻、1980年、L225頁などに記載されており、基
板としてはガリウム・砒素が用いられている。基
板としてガリウム・砒素を用いた場合、室温での
２次元電子の移動度は8000cm2／Ｖ・sec程度であ
る。これに対して、インジウム・リン（以下InP
と記す）を基板として用いた場合には、室温での
２次元電子の移動度は12000cm2／Ｖ・secとなり、
高周波特性や増幅率の優れた電界効果トランジス
タが実現できる。InPを基板とする２次元電子ト
ランジスタとしては、IEEE・エレクトロン・デ
バイス・レターズ（Electron Device Letters）
Ｃ・Ｙ・Chen等、EGL−３巻、1982年、152頁に
記載されたものが知られている。
第２図に、InPを基板とした従来の２次元電子
トランジスタの構成を断面図で示す。第２図にお
いて、InP基板２１上には、不純物無添加のアル
ミニウム・インジウム・砒素混晶半導体層（以下
AlInAs層と記す）２２、ガリウム・インジウ
ム・砒素混晶半導体層（以下GaInAs層と記す）
２３、ｎ型不純物が添加されたAlInAs層２４が
順次形成されている。AlInAs層２４上には、制
御電極２６が設けられており、該制御電極２６の
両側にはソース電極２７およびドレイン電極２８
が設けられている。GaInAs層２３とｎ型の
AlInAs層２４の界面には、２次元電子層２５が
形成されており、この２次元電子層２５を用いて
電界効果トランジスタが構成されている。
トランジスタの構成を断面図で示す。第２図にお
いて、InP基板２１上には、不純物無添加のアル
ミニウム・インジウム・砒素混晶半導体層（以下
AlInAs層と記す）２２、ガリウム・インジウ
ム・砒素混晶半導体層（以下GaInAs層と記す）
２３、ｎ型不純物が添加されたAlInAs層２４が
順次形成されている。AlInAs層２４上には、制
御電極２６が設けられており、該制御電極２６の
両側にはソース電極２７およびドレイン電極２８
が設けられている。GaInAs層２３とｎ型の
AlInAs層２４の界面には、２次元電子層２５が
形成されており、この２次元電子層２５を用いて
電界効果トランジスタが構成されている。
［発明が解決しようとする問題点］
しかしながら、以上説明した従来の電界効果ト
ランジスタでは、InP基板２１中の不純物が
AlInAs層２２中に拡散し、このため電界効果ト
ランジスタの特性として、良好なピンチオフ特性
が得られにくいという問題点があつた。また、電
界効果トランジスタの特性が、基板による影響を
受けやすく、基板のロツトによるばらつきを生じ
やすいという問題点もあつた。
ランジスタでは、InP基板２１中の不純物が
AlInAs層２２中に拡散し、このため電界効果ト
ランジスタの特性として、良好なピンチオフ特性
が得られにくいという問題点があつた。また、電
界効果トランジスタの特性が、基板による影響を
受けやすく、基板のロツトによるばらつきを生じ
やすいという問題点もあつた。
それゆえに、本発明の目的は、ピンチオフ特性
の良好な、かつ基板のロツトごとによるばらつき
の少ない電界効果トランジスタを提供することに
ある。
の良好な、かつ基板のロツトごとによるばらつき
の少ない電界効果トランジスタを提供することに
ある。
［問題点を解決するための手段］
本発明の電界効果トランジスタでは、InP基板
上に、ｎ型不純物が添加されたInP層を形成し、
該InP層上に不純物が添加されていないGaInAs
層を形成し、該GaInAs層上にAlInAs層を形成し
て、該AlInAs層上に制御電極を設け、該制御電
極の両側にGaInAs層に対して抵抗性接触となる
ソース電極およびドレイン電極を設けている。
上に、ｎ型不純物が添加されたInP層を形成し、
該InP層上に不純物が添加されていないGaInAs
層を形成し、該GaInAs層上にAlInAs層を形成し
て、該AlInAs層上に制御電極を設け、該制御電
極の両側にGaInAs層に対して抵抗性接触となる
ソース電極およびドレイン電極を設けている。
［作用］
本発明の電界効果トランジスタでは、ｎ型InP
層とGaInAs層との界面に、２次元電子層が形成
される。この２次元電子層の電子密度を制御する
ため、制御電極を設けなければならないが、この
制御電極は整流性接触であることが必要である。
整流性接触としては、一般にシヨツトキー接触が
用いられているが、GaInAs層に対してシヨツト
キー接触を形成することは一般に困難である。そ
こで、本発明では、GaInAs層に対して直接にシ
ヨツトキー接触を形成して整流性接触を得るので
はなく、整流性接触の得やすいAlInAs層を
GaInAs層上に形成した後、制御電極を形成して
いる。ここで、AlInAs層は、不純物無添加、ｐ
型またはｎ型のいずれであつてもよく、所要特性
によつて伝導型が選択される。たとえば、電界効
果トランジスタの制御電極への入力電圧耐圧を向
上させたいときには、不純物無添加が良く、しき
い値電圧を正にしたいときにはｐ型が選ばれる。
また、ドレイン電流として大きな値を得たいとき
はｎ型が選ばれる。
層とGaInAs層との界面に、２次元電子層が形成
される。この２次元電子層の電子密度を制御する
ため、制御電極を設けなければならないが、この
制御電極は整流性接触であることが必要である。
整流性接触としては、一般にシヨツトキー接触が
用いられているが、GaInAs層に対してシヨツト
キー接触を形成することは一般に困難である。そ
こで、本発明では、GaInAs層に対して直接にシ
ヨツトキー接触を形成して整流性接触を得るので
はなく、整流性接触の得やすいAlInAs層を
GaInAs層上に形成した後、制御電極を形成して
いる。ここで、AlInAs層は、不純物無添加、ｐ
型またはｎ型のいずれであつてもよく、所要特性
によつて伝導型が選択される。たとえば、電界効
果トランジスタの制御電極への入力電圧耐圧を向
上させたいときには、不純物無添加が良く、しき
い値電圧を正にしたいときにはｐ型が選ばれる。
また、ドレイン電流として大きな値を得たいとき
はｎ型が選ばれる。
本発明では、InP基板上にｎ型InP層が形成さ
れているため、InP基板から拡散する不純物の影
響を少なくすることができる。一般に、InP基板
から拡散する不純物密度は、1016cm-3程度であ
り、拡散深さは300Å程度である。したがつて、
それ以上の層の厚みおよびｎ型不純物密度とする
ことにより、基板から拡散する不純物の影響を少
なくすることができる。
れているため、InP基板から拡散する不純物の影
響を少なくすることができる。一般に、InP基板
から拡散する不純物密度は、1016cm-3程度であ
り、拡散深さは300Å程度である。したがつて、
それ以上の層の厚みおよびｎ型不純物密度とする
ことにより、基板から拡散する不純物の影響を少
なくすることができる。
［実施例］
第１図は、本発明の一実施例を説明するための
断面図である。半絶縁性InP基板１上に、有機金
属気相成長法あるいはガスソースMBE
（Molecular−beam epitaxy）法により、基板温
度600℃〜650℃において、Si、Ｓ、Seなどのｎ
型不純物を添加したInP層２を形成する。ここ
で、ｎ型不純物の密度は１×1017cm-3〜５×1018
cm-3程度とし、層の厚みは500Å〜2000Å範囲と
する。次に、不純物無添加のGaInAs層３を200
Å〜2000Å程度の厚さで形成し、AlInAs層４を
200Å〜2000Åの範囲の厚さで形成する。
断面図である。半絶縁性InP基板１上に、有機金
属気相成長法あるいはガスソースMBE
（Molecular−beam epitaxy）法により、基板温
度600℃〜650℃において、Si、Ｓ、Seなどのｎ
型不純物を添加したInP層２を形成する。ここ
で、ｎ型不純物の密度は１×1017cm-3〜５×1018
cm-3程度とし、層の厚みは500Å〜2000Å範囲と
する。次に、不純物無添加のGaInAs層３を200
Å〜2000Å程度の厚さで形成し、AlInAs層４を
200Å〜2000Åの範囲の厚さで形成する。
AlInAs層４をｐ型にする際には、不純物とし
てMn、Mg、Znが用いられ、ｎ型にする際には
Si、Ｓ、Seなどが用いられる。ｐ型およびｎ型
のいずれの場合でも、不純物密度としては、1016
cm-3〜1018cm-3程度にされる。
てMn、Mg、Znが用いられ、ｎ型にする際には
Si、Ｓ、Seなどが用いられる。ｐ型およびｎ型
のいずれの場合でも、不純物密度としては、1016
cm-3〜1018cm-3程度にされる。
GaInAs層３およびAlInAs層４の混晶組成は、
InP基板との格子不整が0.1％以下になるようにす
る。
InP基板との格子不整が0.1％以下になるようにす
る。
さらに、AuGe合金よりなる抵抗性接触金属を
蒸着し、たとえば4000℃で合金化することによ
り、ソース電極７およびドレイン電極８を形成す
る。最後に、たとえばAl、Pt、Au、Ｗ、WSiな
どから選ばれた制御電極６を、蒸着法などにより
形成して完成させる。
蒸着し、たとえば4000℃で合金化することによ
り、ソース電極７およびドレイン電極８を形成す
る。最後に、たとえばAl、Pt、Au、Ｗ、WSiな
どから選ばれた制御電極６を、蒸着法などにより
形成して完成させる。
［発明の効果］
本発明の電界効果トランジスタでは、InP基板
上にｎ型InP層が形成されているため、InP基板
から拡散する不純物の影響を少なくすることがで
きる。したがつて、この発明によれば、再現性良
く、高周波特性・増幅特性の優れた電界効果トラ
ンジスタとすることができる。
上にｎ型InP層が形成されているため、InP基板
から拡散する不純物の影響を少なくすることがで
きる。したがつて、この発明によれば、再現性良
く、高周波特性・増幅特性の優れた電界効果トラ
ンジスタとすることができる。
第１図は、本発明の一実施例を説明するための
断面図である。第２図は、従来の電界効果トラン
ジスタを示す断面図である。 図において、１はInP基板、２はｎ型InP層、
３はGaInAs層、４はAlInAs層、５は２次元電子
層、６は制御電極、７はソース電極、８はドレイ
ン電極を示す。
断面図である。第２図は、従来の電界効果トラン
ジスタを示す断面図である。 図において、１はInP基板、２はｎ型InP層、
３はGaInAs層、４はAlInAs層、５は２次元電子
層、６は制御電極、７はソース電極、８はドレイ
ン電極を示す。
Claims (1)
- 【特許請求の範囲】 １ InP基板上に、ｎ型不純物が添加されたInP
層を形成し、該InP層上に不純物が添加されてい
ないGaInAs層を形成し、該GaInAs層上に
AlInAs層を形成して、該AlInAs層上に制御電極
を設け、該制御電極の両側に前記GaInAs層に対
して抵抗性接触となるソース電極およびドレイン
電極を設けたことを特徴とする、電界効果トラン
ジスタ。 ２ 前記AlInAs層に不純物が添加されていない
ことを特徴とする、特許請求の範囲第１項記載の
電界効果トランジスタ。 ３ 前記AlInAs層の伝導型がｐ型であることを
特徴とする、特許請求の範囲第１項記載の電界効
果トランジスタ。 ４ 前記AlInAs層の伝導型がｎ型であることを
特徴とする、特許請求の範囲第１項記載の電界効
果トランジスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61254180A JPS63107172A (ja) | 1986-10-24 | 1986-10-24 | 電界効果トランジスタ |
| EP87115444A EP0264932A1 (en) | 1986-10-24 | 1987-10-21 | Field effect transistor |
| CA000550121A CA1261977A (en) | 1986-10-24 | 1987-10-23 | Field effect transistor |
| KR1019870011772A KR900008154B1 (ko) | 1986-10-24 | 1987-10-23 | 전계효과 트랜지스터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61254180A JPS63107172A (ja) | 1986-10-24 | 1986-10-24 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63107172A JPS63107172A (ja) | 1988-05-12 |
| JPH0260224B2 true JPH0260224B2 (ja) | 1990-12-14 |
Family
ID=17261341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61254180A Granted JPS63107172A (ja) | 1986-10-24 | 1986-10-24 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63107172A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100282996B1 (ko) * | 1995-11-09 | 2001-04-02 | 모리 가즈히로 | 전계 효과형 트랜지스터 |
-
1986
- 1986-10-24 JP JP61254180A patent/JPS63107172A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63107172A (ja) | 1988-05-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |