JPH0261725A - マイクロブランチ方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、マイクロプログラム処理方式の情報処理装置
に用いられるマイクロブランチ方式に係り、特に分岐命
令実行中に上記制御記憶部のアドレスを変化させること
なく分岐先マイクロ命令コードの読み出しを行なうこと
のできる構成として、基本クロックの短縮のみにより処
理速度の高速化を実現できるマイクロブランチ方式に関
する。

（従来の技術） 従来の情報処理装置に用いられているマイクロプログラ
ム処理の分岐を制御する回路の構成例を第４図に示す。

又、上記第４図に於いて実行されるマイクロプログラム
処理の流れの一部を第３図に示し、上記第４図に於ける
各部のデータ変化のタイミングを第２図に破線を用いて
示している。

上記各図を用いて従来の分岐命令処理を含むマイクロプ
ログラム処理手段を説明する。

まず、第３図の３００番地の処理を実行するとき、第４
図のマイクロプログラムカウンタ（以下ＭＰＣと称す）
０４の値は“３００”である。このＭＰＣＯ４のデータ
０１０によって、マイクロプログラムを格納する制御記
憶（以下Ｃ８と称す）０１のアドレス、即ちマイクロプ
ログラム実行番地が指定され、同番地指定によりｃｓｏ
ｔから読出されたデータはレジスタ（以下ＲＤＲと称す
）０２に転送される。ＲＤ　Ｒ０２はＣ３ＯＩの出力デ
ータ０２０をラッチするレジスタである。ＲＤＲＯ２に
ラッチされたデータ０３０（−マイクロ命令コード）は
デコーダ（ＤＲＣ）０３で信号群０５０に解読され、こ
れらのデコード出力信号０５０は各制御部へ送られる。

以降、各制御部で処理が進められる。

ここで、第３図の３０１番地の処理内容は分岐条件Ｆ１
が成立した場合に処理を３１０番地に移し、分岐条件Ｆ
１が不成立の場合はステップ３０２番地を実行するもの
である。

この動作を説明すると、第４図のＲＤ　Ｒ０２より読み
出されたマイクロ命令コード（以下Ｒ（ｎ番地）の記述
とする）がデコーダ０３により解読され、分岐命令の信
号０４０が分岐判定部０５に出力される。

分岐判定部０５は上記分岐命令の信号０４０を受けて分
岐条件０６０から指定された分岐条件Ｆ１を選択する。

そして、分岐するか否かを決定し、分岐する場合（３０
１番地では条件成立した場合）は、分岐信号０７０をＭ
ＰＣＯ４に出力する。

一方、ＲＤＲＯ２上のマイクロ命令コードの中で、分岐
先アドレス（３１０″）を指定するアドレス部０３１が
ＭＰＣＯ４に出力されているため、ＭＰＣ０４は分岐信
号０７０をイネーブル信号として、分岐先アドレス（以
下ＢＲＡと称す）をＣＳアドレス０１０として生成しｃ
ｓｏｔに出力する。これにより、Ｃ３ＯＩはＲ（ＢＲＡ
）を出力し、ＲＤ　Ｒ０２がＲ（ＢＲＡ）を読み込むこ
とにより、分岐先のマイクロ命令が実行される。

次に第２図のタイミングチャートに従い、分岐命令実行
後、分岐先のマイクロ命令が実行されるまでを説明する
。

まず、第３図の２９９番地のマイクロ命令を実行中に於
いて、ＭＰＣＯ４は第２図に破線で示す如く、ＣＳアド
レス０１０として、“２９９″をカウントアツプした値
“３００″を出力している。このアドレス０１０により
Ｃ５ＯＩは第２図に破線で示す如く、データとして０２
０として、Ｒ（３００）を出力している。

次に基本クロックの立ち上がり（又は立ち下がり）でデ
ータが変化するとした場合、第２図のＡ点で第３図の２
９９番地の処理が終了し、ＲＤＲＯ２よりデータ（マイ
クロ命令コード）０３０が出力されデコーダ０３により
解読されるという処理が開始される。

これと同時にＭＰＣＯ４はカウントアツプした値“３０
１′をＣＳアドレスＯ１Ｏとして出力し、これによりＣ
３ＯＩからはデータ０２０として、Ｒ（３０１）が出力
される。

同様に第２図のＢ点で第３図の３０１番地の処理が開始
されて、ＭＰＣＯ４はカウントアツプした値“３０２”
をＣＳアドレス０１０として出力する。これによりＣ５
ＯＩからはデータ０２０としてＲ（３０２）が出力され
るが、この際、Ｒ（３０１）は分岐命令であるため、分
岐が決定し、分岐判定部０５から第２図に破線で示す分
岐信号０７０が出力されると、ＭＰＣＯ４はＲＤ　Ｒ０
２よりアドレス部のデータ０３１を読み込み、分岐先ア
ドレスＢＲＡを生成し、ＣＳアドレス０１０として再び
Ｃ３ＯＩに出力し、Ｒ（３０１）の処理が終了する前に
、Ｃ５ＯＩを再度検索して、Ｒ（３１０）を出力し直し
ていた。

これによってＲＤ　Ｒ０２はＲ（３１０）を読み込み、
Ｄ点で分岐先のマイクロ命令を実行可能としていた。

（発明が解決しようとする課題） 上記した如く、従来では、分岐命令が含まれるマイクロ
命令実行中に於いて、Ｃ８のアドレスをシーケンシャル
アドレスから分岐先アドレスに変化させていため、分岐
先アドレス（ＢＲＡ）の決定が遅れてしまう。したがっ
て、基本クロックの短縮だけで処理速度の高速化を図る
ことが困難であった。

本発明は上記実施例に鑑みなされたもので、分岐命令実
行中に制御記憶（ＣＳ）のアドレスを変化させることな
く、分岐先マイクロ命令コードの読み出しを可能として
、基本クロックの短縮により処理速度の高速化を実現で
きるマイクロブランチ方式を提供することを目的とする
。

［発明の構成］ （問題点を解決するための手段及び作用）本発明は、２
つのデータを同時にアクセスできる２ポートの制御記憶
（ＣＳ）と、同時にアクセスしたデータの何れか一方を
選択するセレクタとを設けて、分岐命令実行中に上記制
御記憶のアドレスを変化させることなく、分岐先のマイ
クロ命令コードの読み出しを可能としたもので、これに
より分岐命令実行中に制御記憶のアドレスを変化させず
に済むため、基本クロックを短縮するだけで処理速度の
高速化を容易に図ることができる。

（実施例） 以下図面を参照して本発明の一実施例を説明する。

第１図は本発明の一実施例を示すブロック図である。

第１図に於いて、■はマイクロプログラムを格納する２
ポートのＲＡＭ　（ＲＯＭ）で構成された制御記憶であ
り、以下Ｃ８と称す。２はＣ８Ｉの出力データ（マイク
ロ命令コード）をラッチするレジスタであり、以下ＲＤ
Ｒと称す。３はＲＤＲ２のデータ、即ちマイクロ命令コ
ードを解読するデコーダ（Ｄ　ＣＲ）である。４は分岐
命令の信号４０と分岐条件６０を受けて条件の成立／不
成立を判定し、分岐するか否かを決定し、その結果の信
号７０を後述するマイクロアドレスカウンタ（ＭＰＣ）
５及びセレクタ６に出力する分岐判定部である。５は分
岐判定部４からの信号７０を受けてＣＳアドレスＩＯを
出力するマイクロアドレスカウンタであり、以下ＭＰＣ
と称す。６は分岐判定部４からの信号７０により、分岐
先アドレスのマイクロ命令コードＲ（ＢＲＡ）かシーケ
ンシャルアドレスのマイクロ命令コードＲ（ＳＥＱ）の
何れか一方を選択するセレクタである。

第２図は上記第１図に於ける各部のデータ遷移状態を上
記第４図の構成による従来例と対比して示す（従来例は
破線で示す）フローチャートである。

ここで第１図乃至第３図を参照して本発明の一実施例に
於ける動作を説明する。

第３図の３０１番地のような分岐命令が実行されると、
ＭＰＣ５からカウントアツプされた値がＣＳアドレス１
０として出力される。このＣＳアドレス１０によりＣ８
１が検索されて、Ｃ８１のＡポートの出力信号線２１か
らシーケンシャルアドレスのマイクロ命令コードＲ（Ｓ
ＥＱ）が出力され、セレクタ６に供給される。この際、
同時にＲＤＲ２より分岐先アドレスの値が分岐先アドレ
ス部の信号線３１に出力されて、この信号線３１上の分
岐先アドレスの値がＣ８１とＭＰＣ５に供給される。

この分岐先アドレスによりＣ３Ｉが検索されて、Ｃ８１
のＢポートの出力信号線２２から分岐先アドレスのマイ
クロ命令コードＲ（ＢＲＡ）が出力され、セレクタ６に
供給する。

また、従来と同様にＲＤＲ２から読み出されたマイクロ
命令コード３０がデコーダ３により解読されて、分岐命
令の信号４０に伴い分岐判定部４より分岐の成立／不成
立の信号７０がＭＰＣ５に出力されるが、この信号７０
はセレクタ６にも同時に供給され、セレクタ６に供給さ
れたマイクロ命令コードＲ（ＳＥＱ）、Ｒ（ＢＲＡ）の
何れか一方を選択するセレクタ信号として使用される。

これにより分岐成立の場合には、セレクタ６から分岐先
アドレスのマイクロ命令コードＲ（ＢＲＡ）がセレクタ
６の出力データとして出力される。ただし、この際ＭＰ
Ｃ５は“ＢＲＡ＋１”の値をクロックに同期して出力し
、ＣＳアドレスＩＯとしてＣ８ｌに供給している。従っ
て第３図の３０１番地のような分岐命令実行中に、分岐
先アドレスＢＲＡをＣ８ｌに出力しない。

第２図のタイミングチャートは、第３図のフローチャー
トに従って処理を実行し、３０１番地の分岐命令で分岐
が成立したケースの各データの変化を示したものであり
、上記内容は図中のＢ点からＤ点のものである。また、
第２図のＡ点からＢ点のマイクロ命令コードが分岐命令
ではない（第３図の３００番地など）のときのＣ８ｌの
Ｂポートの出力信号線２２のデータは、分岐先アドレス
の指定に使用されているマイクロフィールドのデータを
分岐先アドレス部の信号線３１に出力し、Ｃ８１を検索
した値であるが、分岐の成立／不成立を示す信号７０が
成立を示さないため、選択されるものではないので、何
等問題とはならない。

上記したように本発明の実施例によれば、分岐命令実行
中に上記制御記憶部のアドレスを変化させることなく分
岐先マイクロ命令コードの読み出しを行なうことができ
るので、従来、分岐命令が含まれるマイクロ命令に於い
てＣ３Ｉのアドレスをシーケンシャルアドレスから分岐
先アドレスに変化させていたことによる基本クロックの
時間的な制約を排除して、基本クロックの高速化を可能
とし、これにより基本クロックの短縮のみでマイクロプ
ログラム処理速度の高速化が計れる。

〔発明の効果］ 以上詳記したように本発明のマイクロブランチ方式によ
れば、シーケンシャルアドレスのマイクロ命令コードと
分岐先アドレスのマイクロ命令コードを同時に出力する
２ポート構成の制御記憶部と、この制御記憶部より出力
された上記各マイクロ命令コードのいずれか一方を選択
するセレクタと、このセレクタより出力されたマイクロ
命令コードを貯えるレジスタと、このレジスタに貯えら
れたマイクロ命令コードを解読するデコーダと、このデ
コーダの特定出力信号と外部より与えられた分岐条件と
を受けて分岐条件の成立／不成立を判定する分岐判定部
と、この分岐判定部の判定結果の信号を上記セレクタに
選択信号として供給する回路と、上記レジスタに貯えら
れたマイクロ命令コードの分岐先アドレスを上記制御記
憶部に供給する回路とを具備し、分岐命令実行中に上記
制御記憶部のアドレスを変化させることなく分岐先マイ
クロ命令コードの読み出しを行なう構成としたことによ
り、基本クロックの短縮のみで処理速度の高速化を実現
できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
上記第１図の各部のデータ遷移状態を示すタイミングチ
ャート、第３図は上記実施例の動作を説明するためのマ
イクロプログラムの一部を示すフローチャート、第４図
は従来のマイクロプログラム制御機構を示すブロック図
である。 １・・・Ｃ８（制御記憶部）、２・・・ＲＤＲ（マイク
ロ命令コードを貯えるレジスタ）、３・・・デコーダ（
ＤＣＲ）　、４・・・分岐判定部、５・・・ＭＰＣ（マ
イクロプログラムカウンタ）、６・・・セレクタ、１ｏ
・・・ＣＳアドレス、２１・・・Ａポートの出力信号線
、２２・・・Ｂポートの出力信号線、３１・・・分岐先
アドレス部の信号線。 出願人代理人　弁理士　鈴江武彦 第２図

Claims (1)

【特許請求の範囲】
1. シーケンシャルアドレスのマイクロ命令コードと分岐先
   アドレスのマイクロ命令コードを同時に出力する２ポー
   ト構成の制御記憶部と、この制御記憶部より出力された
   上記各マイクロ命令コードのいずれか一方を選択するセ
   レクタと、このセレクタより出力されたマイクロ命令コ
   ードを貯えるレジスタと、このレジスタに貯えられたマ
   イクロ命令コードを解読するデコーダと、このデコーダ
   の特定出力信号と外部より与えられた分岐条件とを受け
   て分岐条件の成立／不成立を判定する分岐判定部と、こ
   の分岐判定部の判定結果の信号を上記セレクタに選択信
   号として供給する回路と、上記レジスタに貯えられたマ
   イクロ命令コードの分岐先アドレスを上記制御記憶部に
   供給する回路とを具備し、分岐命令実行中に上記制御記
   憶部のアドレスを変化させることなく分岐先マイクロ命
   令コードの読み出しを行なうことを特徴としたマイクロ
   ブランチ方式。