JPS6230649B2 - - Google Patents

Description

【発明の詳細な説明】 発明の技術分野 本発明はマイクロプログラムにより制御される
データ処理装置に係り、特にCPU等の演算処理
部等は共通のハードであるが、それぞれデータ処
理性能の異なるデータ処理装置を得るようにする
ために制御できるようにしたマイクロプログラム
制御データ処理方式に関する。

技術の背景、従来技術と問題点 データ処理装置ではその目的や機能に応じてそ
れぞれに適用したものが製造されているが、更に
細かく機種選定できるように、例えば共通のグル
ープ名を付与して性能が少し相違するものが提供
されている（例えばＡグループのＮ、Ｓ、Ｒ
等）。

このような場合に同一グループの装置では、製
造原価を下げるためにその主要部分、例えば
CPUの共通のものを使用することがあり、この
とき性能に応じてその周辺装置、例えばローカル
ストレイジ・バツフアやグローバルストレイジ・
バツフアの容量を大または小さくし、また小容量
の場合には命令実行速度を低下させていた。そし
て各機種（Ｎ、Ｓ、Ｒ）に応じてそれぞれ個有の
マイクロプログラムを作成し、それにより制御さ
れていた。

このように各機種毎に個有のマイクロプログラ
ムを作成するときは、このデータ処理装置にわず
かな変更があれば全部のマイクロプログラムを変
更しなければならず、その変更部分が各機種毎に
共通の部分であつても個々のマイクロプログラム
を変更しなければならず、その保守管理に相当な
負担が必要となる。

ところで一般にデータ処理装置における処理速
度は中間記憶装置（Buffer Storage）の容量ある
いはマイクロプログラムの実行速度に依存する。
したがつてこのようにハードの主要部分、例えば
CPUがほぼ共通の構成のものを使用しているよ
うな場合、同一のマイクロプログラムを使用して
性能の異なる機種毎にダミーステツプを入れて実
行速度を変化させ、性能を調整することが行われ
ている。

例えばデータ処理装置Ｎ、Ｓ、ＲにおいてＮが
もつとも高性能で処理速度が速く、次いでＳ、Ｒ
の順である場合に、第１図に示す如く、データ処
理装置がある命令を解読し、その計算結果を出力
部に格納したあとで自己の機種に応じて直ちにＥ
−ENDステツプに移行するか、処理速度を遅く
するためダミーステツプを実行したのちにＥ−
END（実行終了）ステツプに移行するか制御さ
れることが行われている。

もしそのデータ処理装置がＮであれば、ダミー
ステツプを実行することなく直ちにＥ−ENDス
テツプに移行して次ステツプに進行することがで
きるが、例えばＳであれば実行速度調整のために
ダミーステツプを３ステツプ実行してからＥ−
ENDステツプに移行することになり、Ｒであれ
ば、図示省略したがダミーステツプを５ステツプ
実行してからＥ−ENDステツプに移行されるよ
うに制御される。

この場合、各タイプのデータ処理装置の制御記
憶装置にはダミーステツプが格納されるためダミ
ーフイルドが大きくなる欠点がある。またこのダ
ミーステツプのためのアドレス管理を行う必要が
ある。

発明の目的 本発明の目的は、このような問題点を改善する
ため、ダミーステツプを設けることなく、同一の
マイクロプログラムにもとづく制御を行うことが
できるマイクロプログラム制御データ処理方式を
提供することである。

発明の構成 この目的を達成するために本発明のマイクロプ
ログラム制御データ処理方式では、同一のマイク
ロプログラムにより複数の性能の異なるデータ処
理装置を制御するデータ処理方式において、初期
マイクロプログラムローデイング（Ｍ−IPL）用
の同一のマイクロプログラムを保持するマイクロ
プログラム格納手段と、データ処理装置の種類を
判定する種類判定手段と、前記マイクロプログラ
ム格納手段から読出された同一のマイクロプログ
ラムの所定のフイールドを前記種類判定手段の出
力にもとづいて時間情報を設定するマイクロプロ
グラム変更手段と、前記マイクロプログラム変更
手段により時間情報の設定されたマイクロプログ
ラムを格納する制御記憶手段と、前記制御記憶手
段から読出されたマイクロプログラム中の所定の
フイールドの内容にしたがつてデータ処理装置の
動作速度を調整する動作速度調整手段を備え、デ
ータ処理装置の前記制御記憶手段にマイクロプロ
グラムを格納するときにそのデータ処理装置の種
類に応じてマイクロプログラム中に動作速度情報
を記入しこの動作速度情報に応じてデータ処理装
置の動作速度を制御するようにしたことを特徴と
する。

発明の要点 本発明の一実施例構成を詳述するに先立ち、そ
の概略を第２図及び第３図により説明する。

本発明では、第３図に示す如く、マイクロプロ
グラムを構成するマイクロコードに処理速度調整
フイールドを設け、これにそのデータ処理装置の
性能に応じた処理速度調整データを記入する。そ
して第２図のように、このマイクロ命令が解読さ
れてそれによる計算が行われ計算結果が記憶装置
部もしくはCPU内部のレジスターに格納されて
Ｅ−ENDステツプに移行するとき、この処理速
度調整フイールドに記入されたデータに応じて速
度調整が行われる。上記Ｎ、Ｓ、Ｒの場合には、
例えば数値０、３、５がそれぞれのデータ処理装
置の制御記憶装置に格納されるマイクロコードに
記入される。したがつて、例えばＳの場合には、
この処理速度調整フイールドの数値３に応じてカ
ウンタが３に初期セツトされている。そしてこの
カウンタは第２図の計算結果格納時に減算制御が
開始され、ステツプ毎に発生するクロツクCLK
により−１されるので、３ステツプ後に零とな
る。そしてこのカウンタが０のときマイクロプロ
グラムはＥ−ENDステツプに移行するので、Ｓ
の場合には３ステツプ処理速度を遅延させること
ができる。またＮにおいては０が記入されカウン
タは初期設定値が０なので、計算結果格納後遅延
ステツプなしにＥ−ENDステツプに移行するこ
とができ、Ｒにおいては同様にして処理速度を５
ステツプ遅延させることができる。このようにし
てこの処理速度調整フイールドに記入した数値に
より適当なステツプだけ処理速度を制御すること
ができる。例えば４ビツトの大きさのフイールド
であれば０、５、９のように０〜15までの範囲で
制御することができる。

発明の実施例 本発明の一実施例を第４図〜第６図にもとづ
き、必要に応じて他図を参照しつつ説明する。

第４図は制御記憶装置の構成図、第５図は本発
明の一実施例構成図、第６図はその要部の詳細構
成図である。

図中、１はデータ処理装置、２は主記憶装置
部、３は記憶装置制御部、４は中間記憶装置、５
は入出力制御部、６は命令解読部・演算制御部で
あつてCPUであり、７は制御記憶装置、８はシ
ステム制御装置・インタフエイス制御装置部、９
は装置識別コード設定回路部、１０は制御記憶装
置制御回路部、２０はシステム制御装置部、２１
は本体装置インタフエイス制御回路部、２２はデ
ータ・フアイル、２３はデータ・マージン回路、
２４は判定回路である。

本体装置１−０は、データ処理装置１内のデー
タ処理を実行する部分であつて、各種データが記
憶保持される主記憶装置部２、この主記憶装置部
２にアクセスするための各種制御を行う記憶装置
制御部３、中間記憶装置４、外部装置とのデータ
の入出力制御を行う入出力制御部５、命令を解読
したり各種演算を行ういわゆるCPUである命令
解読部・演算制御部６、データ処理に必要なマイ
クロプログラムが格納される制御記憶装置７等に
より構成される。

制御記憶装置７に格納されるマイクロプログラ
ムのマイクロコードは、第３図の如きフオーマツ
トを有し、実行すべき命令の格納される制御フイ
ールドと、その命令の演算処理に必要な処理制御
情報が格納されている演算処理フイールドの外
に、前記の如く、処理速度調整データが記入され
る処理速度調整フイールドが形成されている。

システム制御装置・インタフエイス制御部８は
初期マイクロプログラムローデイング（Ｍ−
IPL）時においてシステム制御装置部２０からマ
イクロプログラムを受取つてこれを制御記憶装置
７に格納するための各種制御を行つたり、あるい
はこのデータ処理装置１の機種を示す装置識別コ
ードを出力するものであり、この装置識別コード
を発生するために装置識別コード設定回路部９が
設けられている。この装置識別コード設定回路部
９は例えばシヨートサーキツト等によりデータ処
理装置１の機種を示す装置識別コードが出力され
る。

システム制御装置部２０はデータ処理装置１に
対して電源投入時にＭ−IPLを行うものであり、
このＭ−IPLにおける各種制御を行う本体装置イ
ンタフエイス制御回路部２１や、各機種に共通の
マイクロプログラムが格納されているデータ・フ
アイル２２を備えている。そして本体装置インタ
フエイス制御回路部２１には、データ処理装置１
の機種を識別しこの機種に応じた処理速度調整デ
ータを出力する判定回路２４と、この処理速度調
整データを第３図に示すフオーマツトでマイクロ
プログラムのマイクロコード中に記入するデー
タ・マージン回路２３を具備している。

次に本発明におけるマイクロプログラム格納動
作について説明する。

電源投入時にシステム制御装置部２０は、デー
タ処理装置１とは独立した、自己の内蔵する処理
装置を有し、この処理装置の専用制御プログラム
により動作される。これにより装置識別コード設
定回路部９より伝達される装置識別コードを判定
回路２４が判別してデータ処理装置１の機種に応
じた処理速度調整データをデータ・マージン回路
２３に出力する。またデータ処理装置１に対する
共通のマイクロプログラムがデータ・フアイル２
２から読出され、データ・マージン回路２３に伝
達される。これによりデータ・マージン回路２３
は、第３図に示すフオーマツトに、マイクロコー
ド中に処理速度調整フイールドを形成し、これを
制御記憶装置制御回路部１０に出力する。制御記
憶装置制御回路部１０はこれを制御記憶装置７に
格納するので、データ処理装置１に適合した処理
速度調整データの記入された処理速度調整フイー
ルドが形成されたマイクロコードよりなるマイク
ロプログラムによりデータ処理装置１が動作する
ことになる。

いま、第４図の制御記憶装置７におけるアドレ
ス１００のマイクロコードが第３図に示すような
ものであれば、その処理速度調整フイールドに機
種Ｎの場合は零、機種Ｓの場合は３、機種Ｒの場
合は５が記入されることになる。これにより例え
ばカウンタを初期設定し、上記の如く処理速度を
調整できる。

また、この処理速度調整データに応じてマイク
ロプログラムのループ回数を決めることによつて
も処理速度を調整できる。マイクロコード内にこ
のループ回数を設定するフイールドを設けること
は、マイクロプログラムのステツプ数を削減する
事が可能となる。すなわち第１図のように、ルー
プ専用ルーチンにマイクロプログラムが分岐する
必要がなくなり、最高性能のデータ処理装置の処
理速度の低下を防止することができる。

発明の効果 本発明によれば複数の機種に共通のマイクロプ
ログラムを用意しておき、そのデータ処理装置の
機種に応じて処理速度調整データを記入し、これ
に応じて処理速度を調整することができる。した
がつて機種毎にプログラムを作成、管理する必要
もなく、また速度調整用のループ専用ルーチンに
マイクロプログラムを分岐する必要もなくなり、
最高性能にデータ処理装置の処理速度の低下を防
止できる。

【図面の簡単な説明】

第１図は従来装置の動作説明図、第２図は本発
明の動作説明図、第３図は本発明のマイクロコー
ドのフオーマツト及びその動作説明図、第４図は
制御記憶装置、第５図は本発明の一実施例構成
図、第６図はその要部の詳細構成図である。 図中、１はデータ処理装置、２は主記憶装置
部、３は記憶装置制御部、４は中間記憶装置、５
は入出力制御部、６は命令解読部・演算制御部で
あつてCPUであり、７は制御記憶装置、８はシ
ステム制御装置・インタフエイス制御装置部、９
は装置識別コード設定回路部、１０は制御記憶装
置制御回路部、２０はシステム制御装置部、２１
は本体装置インタフエイス制御回路部、２２はデ
ータ・フアイル、２３はデータ・マージン回路、
２４は判定回路である。

Claims (1)

【特許請求の範囲】
1. １ 同一のマイクロプログラムにより複数の性能
   の異なるデータ処理装置を制御するデータ処理方
   式において、初期マイクロプログラムローデイン
   グ（Ｍ−IPL）用の同一のマイクロプログラムを
   保持するマイクロプログラム格納手段と、データ
   処理装置の種類を判定する種類判定手段と、前記
   マイクロプログラム格納手段から読出された同一
   のマイクロプログラムの所定のフイールドを前記
   種類判定手段の出力にもとづいて時間情報を設定
   するマイクロプログラム変更手段と、前記マイク
   ロプログラム変更手段により時間情報の設定され
   たマイクロプログラムを格納する制御記憶手段
   と、前記制御記憶手段から読出されたマイクロプ
   ログラム中の所定のフイールドの内容にしたがつ
   てデータ処理装置の動作速度を調整する動作速度
   調整手段を備え、データ処理装置の前記制御記憶
   手段にマイクロプログラムを格納するときにその
   データ処理装置の種類に応じてマイクロプログラ
   ム中に動作速度情報を記入しこの動作速度情報に
   応じてデータ処理装置の動作速度を制御するよう
   にしたことを特徴とするマイクロプログラム制御
   データ処理方式。