JPH0261741A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPH0261741A JPH0261741A JP63214217A JP21421788A JPH0261741A JP H0261741 A JPH0261741 A JP H0261741A JP 63214217 A JP63214217 A JP 63214217A JP 21421788 A JP21421788 A JP 21421788A JP H0261741 A JPH0261741 A JP H0261741A
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- JP
- Japan
- Prior art keywords
- data
- register
- command
- written
- fifo
- Prior art date
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- Pending
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
- G06F7/78—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3814—Implementation provisions of instruction buffers, e.g. prefetch buffer; banks
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は中央処理装置（以下、ＣＰＵ）からのコマンド
もしくはデータを受け、動作を行う集積回路装置に関し
、特に処理を効率的に行うために前記コマンドもしくは
データを複数個−時的に貯えるファーストインファース
トアウト型レジスタ（以下、ＦＩＦＯレジスタ）を有す
る集積回路装置に間する。
もしくはデータを受け、動作を行う集積回路装置に関し
、特に処理を効率的に行うために前記コマンドもしくは
データを複数個−時的に貯えるファーストインファース
トアウト型レジスタ（以下、ＦＩＦＯレジスタ）を有す
る集積回路装置に間する。
［従来の技術］
従来の集積回路装置においてはＣＰＵは人力ラッチ１を
介してＦＩＦＯ２に書き込まれたデータもしくはコマン
ドを順番に内部レジスタ３に転送され、処理を行ってい
た。すなわちＣＰＵ側においてはＣＰＵのおいている時
間にＦＩＦＯレジスタ２が一杯になるまでコマンドもし
くはデータを書き込み、集積回路装置側では順番にその
データもしくはコマンドを処理し、その間ＣＰＵは別の
処理を実行でき、処理の効率化が計られていた。
介してＦＩＦＯ２に書き込まれたデータもしくはコマン
ドを順番に内部レジスタ３に転送され、処理を行ってい
た。すなわちＣＰＵ側においてはＣＰＵのおいている時
間にＦＩＦＯレジスタ２が一杯になるまでコマンドもし
くはデータを書き込み、集積回路装置側では順番にその
データもしくはコマンドを処理し、その間ＣＰＵは別の
処理を実行でき、処理の効率化が計られていた。
かかる従来例を第５図に示す。
［発明が解決しようとする問題点コ
しかしながら上述した集積回路装置においては順番にコ
マンドもしくはデータが処理されるので、途中で異常が
発生し、別のコマンドもしくはデータを処理する必要が
ある場合、いったんＦＩＦＯレジスタの内容をクリアし
てのち、新しいコマンドもしくはデータを書き込み、そ
の処理の後再びクリアしたコマンドもしくはデータを書
き込まねばならないという欠点がある。
マンドもしくはデータが処理されるので、途中で異常が
発生し、別のコマンドもしくはデータを処理する必要が
ある場合、いったんＦＩＦＯレジスタの内容をクリアし
てのち、新しいコマンドもしくはデータを書き込み、そ
の処理の後再びクリアしたコマンドもしくはデータを書
き込まねばならないという欠点がある。
すなわち、例えばフロッピィディスクコントローラにお
いてＣＰＵから発行されたコマンドにより、フロッピィ
ディスクドライブを制御する場合にコマンドが書き込ま
れたにもかかわらず、ドライブ側でまだ準備ができてい
ない場合に、そのコマンドは実行されずアボートされる
。そのためＣＰＵにおいては何が原因でアボートされた
かどうかを調べる別のコマンドを発行せねばならない。
いてＣＰＵから発行されたコマンドにより、フロッピィ
ディスクドライブを制御する場合にコマンドが書き込ま
れたにもかかわらず、ドライブ側でまだ準備ができてい
ない場合に、そのコマンドは実行されずアボートされる
。そのためＣＰＵにおいては何が原因でアボートされた
かどうかを調べる別のコマンドを発行せねばならない。
しかしながらＦＩＦ○レジスタに続けて処理を行うため
のコマンドが複数個書き込まれている場合にはいったん
ＦＩＦＯレジスタの内容をクリアし、ドライブの状態を
調べるコマンドを発行し、そしてドライブの状態を調べ
た後、先にクリアしたＦＩＦＯレジスタに書き込まれて
いたコマンドを再び書き込まなければならない。その結
果いくらＦＩＦＯレジスタを具備していても、処理が効
率よく行われない。
のコマンドが複数個書き込まれている場合にはいったん
ＦＩＦＯレジスタの内容をクリアし、ドライブの状態を
調べるコマンドを発行し、そしてドライブの状態を調べ
た後、先にクリアしたＦＩＦＯレジスタに書き込まれて
いたコマンドを再び書き込まなければならない。その結
果いくらＦＩＦＯレジスタを具備していても、処理が効
率よく行われない。
［発明の従来技術に対する相違点］
上述した従来の集積回路装置に対し、本発明はすてにＦ
ＩＦＯ内にコマンドもしくはデータが書き込まれている
状態であっても新しいコマンドもしくはデータを実行で
き、その後継続して先に書き込まれていたコマンドを実
行できるという相違点を有する。
ＩＦＯ内にコマンドもしくはデータが書き込まれている
状態であっても新しいコマンドもしくはデータを実行で
き、その後継続して先に書き込まれていたコマンドを実
行できるという相違点を有する。
［問題点を解決するための手段］
本発明の要旨は中央処理装置から書き込まれる複数個の
コマンドもしくはデータを一次的に貯えるファーストイ
ンファーストアウト型レジスタを有し、前記ファースト
インファーストアウト型レジスタの内容を順番に内部レ
ジスタに転送し、解読、処理を行う回路を含む集積回路
装置において、前記コマンドもしくはデータを前記ファ
ーストインファーストアウト型レジスタを介させないで
、直接内部レジスタに転送する書き込み回路を設けると
共に、中央処理装置からの制御信号により前記書き込み
回路を制御することである。したがって本発明による集
積回路装置においてはＣＰ Ｕ ）ｊ））らのコマ、ン
ドもしくはデータを直接内部レジスタに書き込むための
書き込み回路を有し、該書き込み回路の制御はＣＰＵか
ら供給される制御信号で行われている。なお、ＣＰＵか
らの制御信号の代わりに書き込み回路の制御を行うため
のＣＰＵからのコマンドのデコード回路を具備してもよ
い。
コマンドもしくはデータを一次的に貯えるファーストイ
ンファーストアウト型レジスタを有し、前記ファースト
インファーストアウト型レジスタの内容を順番に内部レ
ジスタに転送し、解読、処理を行う回路を含む集積回路
装置において、前記コマンドもしくはデータを前記ファ
ーストインファーストアウト型レジスタを介させないで
、直接内部レジスタに転送する書き込み回路を設けると
共に、中央処理装置からの制御信号により前記書き込み
回路を制御することである。したがって本発明による集
積回路装置においてはＣＰ Ｕ ）ｊ））らのコマ、ン
ドもしくはデータを直接内部レジスタに書き込むための
書き込み回路を有し、該書き込み回路の制御はＣＰＵか
ら供給される制御信号で行われている。なお、ＣＰＵか
らの制御信号の代わりに書き込み回路の制御を行うため
のＣＰＵからのコマンドのデコード回路を具備してもよ
い。
［実施例コ
次に本発明について実施例を通して説明する。
第１図は本発明の第１実施例であり、第２図は動作のタ
イミングを示すタイミング図、第３Ａ図〜第３Ｂ図はＦ
ＩＦＯ内のコマンドの動きを示す例で、第３Ａ図は従来
回路に基づく例で、第３Ｂ図は本実施例に基づく例であ
る。また第４図は書き込み回路の制御をコマンドで行う
場合の第２実施例である。
イミングを示すタイミング図、第３Ａ図〜第３Ｂ図はＦ
ＩＦＯ内のコマンドの動きを示す例で、第３Ａ図は従来
回路に基づく例で、第３Ｂ図は本実施例に基づく例であ
る。また第４図は書き込み回路の制御をコマンドで行う
場合の第２実施例である。
第１図において１はＣＰＵからのコマンドおよびデータ
をラッチする人力ラッチ回路（ＬＡＴ）、２はＣＰＵか
らのコマンドおよびデータを複数個貯え入力された順番
に出力するＦＩＦＯレジスタ（ＦＩＦＯ）、３は内部デ
ータバスに転送するための内部レジスタ（ＩＲＥＧ）、
４は本発明による書き込み制御回路、５は直接内部レジ
スタに書き込むデータを一時保存するレジスタ（ＲＥ
Ｇ）、６はＣＰＵと接続されデータやコマンドを入力す
るためのデータバス（ＤＢ）、７は１にデータを書くた
めの書き込み信号（ＷＲ）、８は本発明による制御信号
（ＣＮＴ）で、ＦＩＦＯとＲＥＧを切り換える。９はそ
れぞれのレジスタへの書き込み信号、１０は２（Ｆ［Ｆ
○）、もしくは５ （ＲＥＧ）から３（ＩＲＥＧ）にデ
ータを書き込む際アクティブとなる制御信号、１１は１
（ＣＡＴ）に格納されたデータを２（ＦＩＦＯ）もし
くは５（ＲＥＧ）に転送するための制御信号、１２は３
に書かれたデータおよびコマンドを内部データバスに出
力する制御信号、１３は内部データバス、１４は２（Ｆ
ＩＦＯ）への書き込み信号、１５は２（ＦＩＦＯ）の読
み出し信号、１６は５ （ＲＥＧ）への書き込み信号、
１７は５ （ＲＥＧ）の読み出し信号、１８は５から３
へのデータ転送を可とする制御信号、１９は２から３へ
のデータ転送と可とする制御信号、２０は３（ＩＲＥＧ
）にデータを書き込む書き込み信号、２１は１ （Ｌ
ＡＴ）からのデータ、２２は１８がアクティブの時に導
通ずるトランスファーゲート、２３は１９がアクティブ
の時に導通するトランスファーゲート、２４はＦＩＦＯ
のリセット信号、２５はＦＩＦＯが一杯の状態を示すフ
ラグ、２６はＲＥＧにデータが得かれていることを示す
フラグ、２７はデータの書き込み可能状態を外部に示す
フラグである。
をラッチする人力ラッチ回路（ＬＡＴ）、２はＣＰＵか
らのコマンドおよびデータを複数個貯え入力された順番
に出力するＦＩＦＯレジスタ（ＦＩＦＯ）、３は内部デ
ータバスに転送するための内部レジスタ（ＩＲＥＧ）、
４は本発明による書き込み制御回路、５は直接内部レジ
スタに書き込むデータを一時保存するレジスタ（ＲＥ
Ｇ）、６はＣＰＵと接続されデータやコマンドを入力す
るためのデータバス（ＤＢ）、７は１にデータを書くた
めの書き込み信号（ＷＲ）、８は本発明による制御信号
（ＣＮＴ）で、ＦＩＦＯとＲＥＧを切り換える。９はそ
れぞれのレジスタへの書き込み信号、１０は２（Ｆ［Ｆ
○）、もしくは５ （ＲＥＧ）から３（ＩＲＥＧ）にデ
ータを書き込む際アクティブとなる制御信号、１１は１
（ＣＡＴ）に格納されたデータを２（ＦＩＦＯ）もし
くは５（ＲＥＧ）に転送するための制御信号、１２は３
に書かれたデータおよびコマンドを内部データバスに出
力する制御信号、１３は内部データバス、１４は２（Ｆ
ＩＦＯ）への書き込み信号、１５は２（ＦＩＦＯ）の読
み出し信号、１６は５ （ＲＥＧ）への書き込み信号、
１７は５ （ＲＥＧ）の読み出し信号、１８は５から３
へのデータ転送を可とする制御信号、１９は２から３へ
のデータ転送と可とする制御信号、２０は３（ＩＲＥＧ
）にデータを書き込む書き込み信号、２１は１ （Ｌ
ＡＴ）からのデータ、２２は１８がアクティブの時に導
通ずるトランスファーゲート、２３は１９がアクティブ
の時に導通するトランスファーゲート、２４はＦＩＦＯ
のリセット信号、２５はＦＩＦＯが一杯の状態を示すフ
ラグ、２６はＲＥＧにデータが得かれていることを示す
フラグ、２７はデータの書き込み可能状態を外部に示す
フラグである。
今ここで、動作を第２図を用いて説明する。この時ＦＩ
ＦＯとして８バイトのＦＩＦＯであるとすると、ＣＰＵ
から書き込み信号７によってデータ６がラッチ１に書き
込まれる。そしてそのデータは制御信号８が低レベルで
あるため、転送信号１１がアクティブの時ＦＩＦＯの書
き込み信号１４がアクティブとなり、データはＦＩＦＯ
へ転送される。同様にして８バイトのデータが書き込ま
れるとＦＩＦＯに、もうこれ以上データが書き込めない
ためフラグ２７が高レベルとなる。そして内部レジスタ
への転送信号１０がアクティブとなりＦＩＦＯ内のデー
タが、内部レジスタ３に転送されると、フラグ２７は低
レベルとなる。その後１２がアクティブとなり、データ
は内部バスに転送され、続いてＦＩＦＯ内のデータは内
部レジスタ３に転送され、同様に内部バスに出力し、処
理される。今ここで内部バスに出力されたコマンドの動
作結果により別のコマンドを書き込もうとする場合には
制御信号８を高レベルとし、レジスタ５を選択し同様に
ＣＰＵからＬＡＴ １にデータを書き込む。そして転送
信号１１がアクティブの時今後は書き込み信号１６がア
クティブとなりデータはＲＥＧ５に転送され、ついて転
送信号１０がアクティブの時読み出し信号１７がアクテ
ィブとなると共にトランスファーゲート２２が導通し、
データは内部レジスタ３に転送される。
ＦＯとして８バイトのＦＩＦＯであるとすると、ＣＰＵ
から書き込み信号７によってデータ６がラッチ１に書き
込まれる。そしてそのデータは制御信号８が低レベルで
あるため、転送信号１１がアクティブの時ＦＩＦＯの書
き込み信号１４がアクティブとなり、データはＦＩＦＯ
へ転送される。同様にして８バイトのデータが書き込ま
れるとＦＩＦＯに、もうこれ以上データが書き込めない
ためフラグ２７が高レベルとなる。そして内部レジスタ
への転送信号１０がアクティブとなりＦＩＦＯ内のデー
タが、内部レジスタ３に転送されると、フラグ２７は低
レベルとなる。その後１２がアクティブとなり、データ
は内部バスに転送され、続いてＦＩＦＯ内のデータは内
部レジスタ３に転送され、同様に内部バスに出力し、処
理される。今ここで内部バスに出力されたコマンドの動
作結果により別のコマンドを書き込もうとする場合には
制御信号８を高レベルとし、レジスタ５を選択し同様に
ＣＰＵからＬＡＴ １にデータを書き込む。そして転送
信号１１がアクティブの時今後は書き込み信号１６がア
クティブとなりデータはＲＥＧ５に転送され、ついて転
送信号１０がアクティブの時読み出し信号１７がアクテ
ィブとなると共にトランスファーゲート２２が導通し、
データは内部レジスタ３に転送される。
そして同様にして内部バスにデータは転送され、次のデ
ータが処理される。ここで再び、ＦＩＦＯレジスタを選
択する場合には、制御信号８を低レベルとすることによ
り、再びＦＩＦＯレジスタからデータが読出され処理さ
れる。
ータが処理される。ここで再び、ＦＩＦＯレジスタを選
択する場合には、制御信号８を低レベルとすることによ
り、再びＦＩＦＯレジスタからデータが読出され処理さ
れる。
次に第３Ａ図と第３Ｂ図を比較しつつ、例に取りフロッ
ピィディスクコントローラの場合のＦＩＦＯ内のコマン
ドの流れを説明する。フロッピィディスクコントローラ
のコマンドの例としてコントローラの状態をイニシャラ
イズするスペシファイ（ＳＰＹ）コマンド、ヘッドをト
ラック０に戻すリチャリブレーション（ＲＣＬ）コマン
ド、へラドを動かすシーク（ＳＥＥＫ）コマンド、デー
タを書き込むライトコマンド（ＷＲＤＡＴ）、データを
読出すリートコマンド（ＲＤＤＡＴ）、フロッピィディ
スクのドライブの状態を調べるセンスドライブ（Ｓ Ｄ
Ｓ）コマンド等がある。また−般に複数台のドライブ
を制御することから各コマンドのドライブの指定を＃０
．＃１で表すものとする。第３Ａ図は従来例で、今ＦＩ
ＦＯ内にはＳＰＹ、ＲＣＬ＃Ｏ，ＲＣＬ＃１，５ＥＥＫ
＃０゜５ＥＥＫ＃１．ＷＲＤＡＴ＃Ｏ，ＲＤＤＡＴ＃０
゜’ｖＶＲＤＡＴ＃１のコマンドが書き込まれているも
のとする。ここでＦＩＦＯ内のコマンドは内部バスに送
られ処理され、ＳＰＹ、ＲＣＬ＃Ｏのコマンドがそれぞ
れ実行される。今ここてＲＣＬ＃０のコマンド実行時に
ドライブ側の何らかの異常で実行できなかったとすると
、そのドライブの状態を調べるためにＳＤＳのコマンド
を発行する必要がある。しかしながらここで、ＳＤＳの
コマンドを書き込んでもＦＩＦＯ内ではＷＲＤＡＴ＃１
の後にならぶことになり、実行されない。そのためいっ
たんＦＩＦＯをクリアして後、ＳＤＳのコマンドを書き
込み、その実行結果によりドライブの異常原因を調べる
。そしてその原因を取り除き、再びＲＣＬ＃Ｏのコマン
ドを書き、ついで先にクリアしたコマンドを順次書き込
み実行させる。
ピィディスクコントローラの場合のＦＩＦＯ内のコマン
ドの流れを説明する。フロッピィディスクコントローラ
のコマンドの例としてコントローラの状態をイニシャラ
イズするスペシファイ（ＳＰＹ）コマンド、ヘッドをト
ラック０に戻すリチャリブレーション（ＲＣＬ）コマン
ド、へラドを動かすシーク（ＳＥＥＫ）コマンド、デー
タを書き込むライトコマンド（ＷＲＤＡＴ）、データを
読出すリートコマンド（ＲＤＤＡＴ）、フロッピィディ
スクのドライブの状態を調べるセンスドライブ（Ｓ Ｄ
Ｓ）コマンド等がある。また−般に複数台のドライブ
を制御することから各コマンドのドライブの指定を＃０
．＃１で表すものとする。第３Ａ図は従来例で、今ＦＩ
ＦＯ内にはＳＰＹ、ＲＣＬ＃Ｏ，ＲＣＬ＃１，５ＥＥＫ
＃０゜５ＥＥＫ＃１．ＷＲＤＡＴ＃Ｏ，ＲＤＤＡＴ＃０
゜’ｖＶＲＤＡＴ＃１のコマンドが書き込まれているも
のとする。ここでＦＩＦＯ内のコマンドは内部バスに送
られ処理され、ＳＰＹ、ＲＣＬ＃Ｏのコマンドがそれぞ
れ実行される。今ここてＲＣＬ＃０のコマンド実行時に
ドライブ側の何らかの異常で実行できなかったとすると
、そのドライブの状態を調べるためにＳＤＳのコマンド
を発行する必要がある。しかしながらここで、ＳＤＳの
コマンドを書き込んでもＦＩＦＯ内ではＷＲＤＡＴ＃１
の後にならぶことになり、実行されない。そのためいっ
たんＦＩＦＯをクリアして後、ＳＤＳのコマンドを書き
込み、その実行結果によりドライブの異常原因を調べる
。そしてその原因を取り除き、再びＲＣＬ＃Ｏのコマン
ドを書き、ついで先にクリアしたコマンドを順次書き込
み実行させる。
次に第３Ｂ図について説明する。第３Ｂ図についても第
３Ａ図と同様にコマンドを書き、実行するものとする。
３Ａ図と同様にコマンドを書き、実行するものとする。
今ここで第３Ａ図と同様にＳ Ｐ Ｙ。
ＲＣＬ＃Ｏのコマンドを実行し、異常が発生したとする
と、ＳＤＳを書き込むわけであるが、ここでＦＩＦＯか
らレジスタへ切り換える制御信号をアクティブとさせ、
コマンドを書き込むとＳＤＳのコマンドはレジスタに書
き込まれ、実行される。
と、ＳＤＳを書き込むわけであるが、ここでＦＩＦＯか
らレジスタへ切り換える制御信号をアクティブとさせ、
コマンドを書き込むとＳＤＳのコマンドはレジスタに書
き込まれ、実行される。
そして同様にドライブの異常原因を調べ、その原因を取
り除く。そして再びＲＣＬ＃Ｏのコマンドを書き込み、
このコマンドも同じくレジスタに書き込まれ処理される
。その後制御信号をディセーブルとし、ＦＩＦＯを選択
することにより、今まで書き込まれたコマンドが継続し
て処理される。
り除く。そして再びＲＣＬ＃Ｏのコマンドを書き込み、
このコマンドも同じくレジスタに書き込まれ処理される
。その後制御信号をディセーブルとし、ＦＩＦＯを選択
することにより、今まで書き込まれたコマンドが継続し
て処理される。
第４図は本発明の第２実施例の構成図で第１実施例にお
ける制御信号８の替わりにデコード回路２８にて構成さ
れている。ここで１〜２７までは制御信号８を除き全く
同じである。２９は書き込み信号７をトリガーとしてコ
マンドデータ６をデコートするデコーダー ３０はＦＩ
ＦＯ選択時にフリップフロップをリセットするリセット
信号、３１はＲＥＧ選択時にフリップフロップをセット
するセット信号、３２はフリップフロップのリセット信
号、３３はＦＩＦＯならびにＲＥＧを選択するためのフ
リップフロップである。この実施例ではＣＰＵからのコ
マンドをデコードしてＦＩＦＯとＲＥＧを切り換えるた
め、ＣＰＵとの接続において、新たな結線が不要であり
、ＣＰＵを制御するプログラムの変更で効果を達成でき
る利点がある。
ける制御信号８の替わりにデコード回路２８にて構成さ
れている。ここで１〜２７までは制御信号８を除き全く
同じである。２９は書き込み信号７をトリガーとしてコ
マンドデータ６をデコートするデコーダー ３０はＦＩ
ＦＯ選択時にフリップフロップをリセットするリセット
信号、３１はＲＥＧ選択時にフリップフロップをセット
するセット信号、３２はフリップフロップのリセット信
号、３３はＦＩＦＯならびにＲＥＧを選択するためのフ
リップフロップである。この実施例ではＣＰＵからのコ
マンドをデコードしてＦＩＦＯとＲＥＧを切り換えるた
め、ＣＰＵとの接続において、新たな結線が不要であり
、ＣＰＵを制御するプログラムの変更で効果を達成でき
る利点がある。
［発明の効果］
以上説明したように本発明はＣＰＵからのコマンドもし
くはデータをＦＩＦＯレジスタとは別に直接内部レジス
タに書き込む書き込み制御回路を設けることにより、Ｆ
ＩＦＯレジスタにコマンドもしくはデータが貯っている
場合であっても、後から書き込まれた新しいコマンドを
実行できる。
くはデータをＦＩＦＯレジスタとは別に直接内部レジス
タに書き込む書き込み制御回路を設けることにより、Ｆ
ＩＦＯレジスタにコマンドもしくはデータが貯っている
場合であっても、後から書き込まれた新しいコマンドを
実行できる。
その結果ＦＩＦＯレジスタを用いてコマンドを書き込み
、実行を行っている場合に動作の途中で異常が発生して
も、先にＦＩＦＯに書き込まれていたコマンドもしくは
データをクリアする必要はなく、異常に対する処理の終
了後、再ひもとの動作を継続できる。従ってＣＰＵの処
理の効率は異常が発生しても低下しないという効果が得
られる。
、実行を行っている場合に動作の途中で異常が発生して
も、先にＦＩＦＯに書き込まれていたコマンドもしくは
データをクリアする必要はなく、異常に対する処理の終
了後、再ひもとの動作を継続できる。従ってＣＰＵの処
理の効率は異常が発生しても低下しないという効果が得
られる。
また本発明はＣＰＵからコントローラ側のデータを読出
す場合についても同様にして実現できることは容易に推
測できる。
す場合についても同様にして実現できることは容易に推
測できる。
第１図は本発明の第１実施例の回路図、第２図は動作の
タイミングを示すタイミング図、第３Ａ図〜第３Ｂ図は
ＦＩＦＯ内のコマンドの動きを示すフローチャート図で
あり、第３Ａ図は従来回路に基づく動作例、第３Ｂ図は
第１実施例による動作を示す。第４図は第２実施例の回
路図、第５図は従来回路の回路図である。 １ ・ ２ ・ ３ ・ ４ ・ ５ ・ ６ ・ ７ ・ ・ ・ ・ ８ ・ ・ ・ ・ ９〜２６争 ２７ ・ ・ ・ ・入力ラッチ（ＬＡＴ）、 ・ＦＩＦＯ。 ・内部レジスタ（ＩＲＥＧ）、 ・制御回路、 ・レジスタ（ＲＥＧ）、 ・ＣＰＵからのコマンド並び にデータ、 ・書き込み信号、 ・本発明による制御信号、 ・各制御信号、 ・ＣＰＵに対しデータ書き込 みの許可を示すフラグ、 ・デコーダを含む制御回路、 ・デコーダ、 コマンドによるセット信号、 コマンドによるリセット信号、 ・リセット、 ３３ ・ フリ・ンプフロツブ。
タイミングを示すタイミング図、第３Ａ図〜第３Ｂ図は
ＦＩＦＯ内のコマンドの動きを示すフローチャート図で
あり、第３Ａ図は従来回路に基づく動作例、第３Ｂ図は
第１実施例による動作を示す。第４図は第２実施例の回
路図、第５図は従来回路の回路図である。 １ ・ ２ ・ ３ ・ ４ ・ ５ ・ ６ ・ ７ ・ ・ ・ ・ ８ ・ ・ ・ ・ ９〜２６争 ２７ ・ ・ ・ ・入力ラッチ（ＬＡＴ）、 ・ＦＩＦＯ。 ・内部レジスタ（ＩＲＥＧ）、 ・制御回路、 ・レジスタ（ＲＥＧ）、 ・ＣＰＵからのコマンド並び にデータ、 ・書き込み信号、 ・本発明による制御信号、 ・各制御信号、 ・ＣＰＵに対しデータ書き込 みの許可を示すフラグ、 ・デコーダを含む制御回路、 ・デコーダ、 コマンドによるセット信号、 コマンドによるリセット信号、 ・リセット、 ３３ ・ フリ・ンプフロツブ。
Claims (2)
- （１）中央処理装置から書き込まれる複数個のコマンド
もしくはデータを一次的に貯えるファーストインファー
ストアウト型レジスタを有し、前記ファーストインファ
ーストアウト型レジスタの内容を順番に内部レジスタに
転送し、解読、処理を行う回路を含む集積回路装置にお
いて、前記コマンドもしくはデータを前記ファーストイ
ンファーストアウト型レジスタを介させないで、直接内
部レジスタに転送する書き込み回路を設けると共に、中
央処理装置からの制御信号により前記書き込み回路を制
御することを特徴とする集積回路装置。 - （２）特許請求の範囲第１項記載の集積回路装置におい
て中央処理装置からのコマンドをデコードするデコード
回路を具備し、前記書き込み回路の制御を前記デコード
出力により行わさせしめる集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63214217A JPH0261741A (ja) | 1988-08-29 | 1988-08-29 | 集積回路装置 |
| US07/399,249 US5233693A (en) | 1988-08-29 | 1989-08-28 | First-in first-out storage facility having bypassing loop thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63214217A JPH0261741A (ja) | 1988-08-29 | 1988-08-29 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0261741A true JPH0261741A (ja) | 1990-03-01 |
Family
ID=16652155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63214217A Pending JPH0261741A (ja) | 1988-08-29 | 1988-08-29 | 集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5233693A (ja) |
| JP (1) | JPH0261741A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102378900A (zh) * | 2009-04-03 | 2012-03-14 | 模拟设备公司 | 具有单端口存储器的fifo缓冲器的数字输出传感器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3551895A (en) * | 1968-01-15 | 1970-12-29 | Ibm | Look-ahead branch detection system |
| US4268907A (en) * | 1979-01-22 | 1981-05-19 | Honeywell Information Systems Inc. | Cache unit bypass apparatus |
-
1988
- 1988-08-29 JP JP63214217A patent/JPH0261741A/ja active Pending
-
1989
- 1989-08-28 US US07/399,249 patent/US5233693A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102378900A (zh) * | 2009-04-03 | 2012-03-14 | 模拟设备公司 | 具有单端口存储器的fifo缓冲器的数字输出传感器 |
| JP2012522986A (ja) * | 2009-04-03 | 2012-09-27 | アナログ デバイシス， インコーポレイテッド | シングルポートメモリを伴うデジタル出力センサｆｉｆｏバッファ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5233693A (en) | 1993-08-03 |
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