JPH0370816B2 - - Google Patents
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- JPH0370816B2 JPH0370816B2 JP57223470A JP22347082A JPH0370816B2 JP H0370816 B2 JPH0370816 B2 JP H0370816B2 JP 57223470 A JP57223470 A JP 57223470A JP 22347082 A JP22347082 A JP 22347082A JP H0370816 B2 JPH0370816 B2 JP H0370816B2
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- memory
- mem
- control
- address
- memory device
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はメモリ装置制御方式に関し、特に２つ
の制御装置に共通な２つのメモリ装置を介して情
報の転送を行う情報転送方式におけるメモリ装置
制御方式に関する。
の制御装置に共通な２つのメモリ装置を介して情
報の転送を行う情報転送方式におけるメモリ装置
制御方式に関する。
従来この種の情報転送方式において２つの制御
装置から共通メモリ装置へのアクセスが衝突した
ときには、これらメモリアクセスに優先順位を付
け非優先アクセスの制御装置は優先アクセスの制
御装置の処理が終了するまで待ち合わせて処理を
行うメモリ装置制御方式が採られている。
装置から共通メモリ装置へのアクセスが衝突した
ときには、これらメモリアクセスに優先順位を付
け非優先アクセスの制御装置は優先アクセスの制
御装置の処理が終了するまで待ち合わせて処理を
行うメモリ装置制御方式が採られている。
しかるにこの方式では、実時間処理を要すると
きこの待合時間のため該要求を満たすことができ
ないばかりでなく、両制御装置の合計処理時間が
長くなるという欠点があつた。
きこの待合時間のため該要求を満たすことができ
ないばかりでなく、両制御装置の合計処理時間が
長くなるという欠点があつた。
本発明の目的は、メモリアクセス切替制御手段
を備えることにより上記欠点を除去し、アクセス
が衝突したときでも制御装置側から見て共通メモ
リ装置での待合せを生じないようにするメモリ装
置制御方式を提供することにある。
を備えることにより上記欠点を除去し、アクセス
が衝突したときでも制御装置側から見て共通メモ
リ装置での待合せを生じないようにするメモリ装
置制御方式を提供することにある。
本発明によるメモリ装置制御方式は、２つの制
御装置に共通な２つのメモリ装置を介して情報の
転送を行う情報転送方式において、一方の制御装
置から前記２つのメモリ装置に情報書込みアクセ
スを行う際に、他方の制御装置がいずれのメモリ
装置をもアクセスしていないときは前記２つのメ
モリ装置の同一アドレスに同一情報を書き込み、
また他方の制御装置が一方のメモリ装置をアクセ
スしているときは他方のメモリ装置へ前記情報を
書き込むとともにその書込みアドレスを一時記憶
し且つ前記両制御装置の前記アクセスがともに終
了したとき前記他方のメモリ装置の前記アドレス
の情報を前記一方のメモリ装置の前記アドレスに
書き込むようになすメモリアクセス切替制御手段
を備えることを特徴とする。また、メモリアクセ
ス切替制御手段は書込みアドレスを一時記憶する
レジスタと、メモリアクセス状態の監視およびメ
モリ装置間の情報転送制御を行う制御部を含むこ
とを特徴とする。
御装置に共通な２つのメモリ装置を介して情報の
転送を行う情報転送方式において、一方の制御装
置から前記２つのメモリ装置に情報書込みアクセ
スを行う際に、他方の制御装置がいずれのメモリ
装置をもアクセスしていないときは前記２つのメ
モリ装置の同一アドレスに同一情報を書き込み、
また他方の制御装置が一方のメモリ装置をアクセ
スしているときは他方のメモリ装置へ前記情報を
書き込むとともにその書込みアドレスを一時記憶
し且つ前記両制御装置の前記アクセスがともに終
了したとき前記他方のメモリ装置の前記アドレス
の情報を前記一方のメモリ装置の前記アドレスに
書き込むようになすメモリアクセス切替制御手段
を備えることを特徴とする。また、メモリアクセ
ス切替制御手段は書込みアドレスを一時記憶する
レジスタと、メモリアクセス状態の監視およびメ
モリ装置間の情報転送制御を行う制御部を含むこ
とを特徴とする。
次に図面を参照して本発明について説明する。
第１図、第２図ａおよびｂは本発明のメモリ装
置制御方式の一実施例を示すブロツク図であり、
一方の制御装置から２つのメモリ装置に情報書込
みを行う際に、他方の制御装置がいずれのメモリ
装置をもアクセスしていない場合すなわちアクセ
スが衝突しない場合の情報（信号およびデータ）
の流れを第１図に示し、またアクセスが衝突した
場合の情報の流れを第２図ａ，ｂに示す。いずれ
の場合も、情報転送は２つの制御装置（以下
PRC）PRCA１０，PRCB１１および該PRCA１
０，PRCB１１に共通な２つのメモリ装置（以下
MEM）MEM0２０，MEM1２１と接続されるメ
モリアクセス切替制御装置（以下MCNT）３０
を介して行われる。なお該MCNT３０は特許請
求の範囲記載のメモリアクセス切替制御手段に対
応する。
置制御方式の一実施例を示すブロツク図であり、
一方の制御装置から２つのメモリ装置に情報書込
みを行う際に、他方の制御装置がいずれのメモリ
装置をもアクセスしていない場合すなわちアクセ
スが衝突しない場合の情報（信号およびデータ）
の流れを第１図に示し、またアクセスが衝突した
場合の情報の流れを第２図ａ，ｂに示す。いずれ
の場合も、情報転送は２つの制御装置（以下
PRC）PRCA１０，PRCB１１および該PRCA１
０，PRCB１１に共通な２つのメモリ装置（以下
MEM）MEM0２０，MEM1２１と接続されるメ
モリアクセス切替制御装置（以下MCNT）３０
を介して行われる。なお該MCNT３０は特許請
求の範囲記載のメモリアクセス切替制御手段に対
応する。
第１図において、PRCA１０はMCNT３０を
介してMEM0２０およびMEM1２１に制御信号
C0を送信してアクセスするとともに書込み指示
を行う。続いて前記PRCA１０からアドレス信号
A0およびデータD0を送信するので、前記MEM0
２０およびMEM1２１では該アドレス信号A0の
指示する同一アドレスに該同一データD0の書込
みが行われる。
介してMEM0２０およびMEM1２１に制御信号
C0を送信してアクセスするとともに書込み指示
を行う。続いて前記PRCA１０からアドレス信号
A0およびデータD0を送信するので、前記MEM0
２０およびMEM1２１では該アドレス信号A0の
指示する同一アドレスに該同一データD0の書込
みが行われる。
また、第２図ａにおいて、PRCB１１が
MCNT３０を介してMEM1２１に制御信号C1を
送信してアクセスしアドレス信号A1の指示する
アドレスのデータD1の読出しを行つている
（PRCB１１のアクセス動作）。該アクセス動作と
並行して、PRCA１０は前記MCNT３０を介し
て制制信号C0によりMEM0２０をアクセスしア
ドレス信号A0の指示するアドレスにデータD0の
書込みを行うが、該アドレス信号A0（書込みアド
レス）はアドレスレジスタ（以下REG）３００
にも記憶される（PRCA１０のアクセス動作）。
これらPRCA１０およびPRCB１１のアクセス動
作がともに終了すると、第２図ｂにおいて、前記
MCNT３０では制御部（以下CNT）３０１がこ
れを認識したのち、前記MEM0２０および
MEM1２１へそれぞれ例えば制御信号C1および
C0を送信し該MEM0２０へは読出し指示を該
MEM1２１へは書込み指示を行うとともに前記
REG３００から該MEM0２０，MEM1２１へ前
記アドレス信号A0を送信するので、該MEM0２
０の該アドレス信号A0の指示するアドレス（読
出しアドレス）の前記データD0が読み出されて
該MEM1２１の同一アドレス（書込みアドレス）
に書き込まれる。
MCNT３０を介してMEM1２１に制御信号C1を
送信してアクセスしアドレス信号A1の指示する
アドレスのデータD1の読出しを行つている
（PRCB１１のアクセス動作）。該アクセス動作と
並行して、PRCA１０は前記MCNT３０を介し
て制制信号C0によりMEM0２０をアクセスしア
ドレス信号A0の指示するアドレスにデータD0の
書込みを行うが、該アドレス信号A0（書込みアド
レス）はアドレスレジスタ（以下REG）３００
にも記憶される（PRCA１０のアクセス動作）。
これらPRCA１０およびPRCB１１のアクセス動
作がともに終了すると、第２図ｂにおいて、前記
MCNT３０では制御部（以下CNT）３０１がこ
れを認識したのち、前記MEM0２０および
MEM1２１へそれぞれ例えば制御信号C1および
C0を送信し該MEM0２０へは読出し指示を該
MEM1２１へは書込み指示を行うとともに前記
REG３００から該MEM0２０，MEM1２１へ前
記アドレス信号A0を送信するので、該MEM0２
０の該アドレス信号A0の指示するアドレス（読
出しアドレス）の前記データD0が読み出されて
該MEM1２１の同一アドレス（書込みアドレス）
に書き込まれる。
なお第２図ａではPRCA１０，PRCB１１はそ
れぞれMEM0２０，MEM1２１をアクセスする
場合を例示したが、これ以外の場合も情報の流れ
および動作は上述のものと同様である。
れぞれMEM0２０，MEM1２１をアクセスする
場合を例示したが、これ以外の場合も情報の流れ
および動作は上述のものと同様である。
次に第３図は第１図、第２図ａおよびｂにおけ
るメモリアクセス切替制御装置の主要部の一例を
示す回路図であり、同じ構成要素にはそれぞれ同
じ符号が付してある。同図において、MCNT３
０は書込みアドレスを一時記憶するREG３００
と、メモリアクセス状態の監視およびMEM0２
０，MEM1２１間の情報転送制御などを行う
CNT３０１（第２図ｂに図示）をなすフリツプ
フロツプ（以下Ｆ／Ｆ）３０２、タイミング回路
（以下TM）３０３および関連ゲート回路と、
PRCA１０，PRCB１１と前記MEM0２０，
MEM1２１間の制御信号、アドレス信号および
データの転送を行う関連ゲート回路を含んで構成
される。
るメモリアクセス切替制御装置の主要部の一例を
示す回路図であり、同じ構成要素にはそれぞれ同
じ符号が付してある。同図において、MCNT３
０は書込みアドレスを一時記憶するREG３００
と、メモリアクセス状態の監視およびMEM0２
０，MEM1２１間の情報転送制御などを行う
CNT３０１（第２図ｂに図示）をなすフリツプ
フロツプ（以下Ｆ／Ｆ）３０２、タイミング回路
（以下TM）３０３および関連ゲート回路と、
PRCA１０，PRCB１１と前記MEM0２０，
MEM1２１間の制御信号、アドレス信号および
データの転送を行う関連ゲート回路を含んで構成
される。
MEM0２０，MEM1２１からのメモリ読出し
データ（以下RD）はそれぞれアンドゲート（以
下AND）３１０，３２１を介して読出しデータ
（以下RDA，RDB）としてPRCA１０，PRCB１
１に転送され、該PRCA１０からの書込みデータ
（以下WDA）、読出し／書込み制御信号（以下
Ｒ／WA）、アクセス信号（以下CSA）およびア
ドレス信号（以下ADRA）はそれぞれAND３１
１，３１２、オアゲート（以下OR）３４０およ
びAND３１３とOR３４１を介してメモリ書込み
データ（以下WD）、メモリ読出し／書込み制御
信号（以下Ｒ／Ｗ）、メモリアクセス信号（以下
CS）およびメモリアドレス信号（以下ADR）と
して前記MEM0２０に転送され、前記PRCB１１
からのアドレス信号（以下ADRB）、およびアク
セス信号（以下CSB）はそれぞれAND３２０と
OR３４２、およびOR３４３を介してADRおよ
びCSとして前記MEM1２１に転送される。また、
前記AND３１１を介した前記WDAおよびAND
３１８を介した前記MEM0２０からの前記RDは
OR３４５を介して前記MEM1２１のメモリ書込
みデータWDとして転送され、前記AND３１２
を介した前記Ｒ／WAはOR３４４を介して該
MEM1２１にメモリ読出し／書込み制御信号
Ｒ／Ｗを与え、前記ADRAはAND３１７を介し
て前記OR３４２に入力される。更に、前記CSA
は前記AND３１０，３１１，３１２の入力とな
り、前記CSBは前記AND３２１の入力となつて
それぞれゲート制御を行い、AND３１４は該
CSAおよびCSBの同時発生時にはアンド条件が
成立しＦ／Ｆ３０２のＳ端子に信号を与えて該
Ｆ／Ｆ３０２をセツトするとともに前記AND３
１３を介して前記REG３００のCK端子に信号を
与えて前記ADRAを記憶させ、AND３１５はそ
れぞれインバータ（以下INV）３３１，３３２
を介した該CSA，CSBの反転信号と前記Ｆ／Ｆ
３０２出力をアンドしTM３０３に起動信号（以
下ST）を与え、AND３１６は該CSAとINV３
３３を介した該CSBの反転信号とをアンドして
前記AND３１７の入力となつてゲート制御を行
うとともに前記OR３４３を介して前記MEM1２
１に前記CSを与える。また、前記TM３０３は
前記STを受信して所定のゲート信号（以下
GT）、書込み信号（以下WR）およびリセツト信
号（以下RS）を作成出力する。該GTは前記
AND３１８およびAND３１９の入力となつてゲ
ート制御を行うとともに、それぞれ前記OR３４
０，３４３を介して前記MEM0２０，MEM1２
１に前記CSを与え、INV３３０を介した該GTの
反転信号は前記AND３１３の入力となつてゲー
ト制御を行う。前記WRは前記OR３４４を介し
て前記MEM1２１に書込み指示を与え、前記RS
は前記Ｆ／Ｆ３０２のRT端子に与えられて該
Ｆ／Ｆ３０２をリセツトさせる。更に、前記
AND３１９はオン状態のとき前記REG３００の
記憶内容（書込みアドレス）を該REG３００の
Qo端子から出力してそれぞれ前記OR３４１，３
４２を介して前記MEM0２０，MEM1２１にア
ドレス指示を与える。
データ（以下RD）はそれぞれアンドゲート（以
下AND）３１０，３２１を介して読出しデータ
（以下RDA，RDB）としてPRCA１０，PRCB１
１に転送され、該PRCA１０からの書込みデータ
（以下WDA）、読出し／書込み制御信号（以下
Ｒ／WA）、アクセス信号（以下CSA）およびア
ドレス信号（以下ADRA）はそれぞれAND３１
１，３１２、オアゲート（以下OR）３４０およ
びAND３１３とOR３４１を介してメモリ書込み
データ（以下WD）、メモリ読出し／書込み制御
信号（以下Ｒ／Ｗ）、メモリアクセス信号（以下
CS）およびメモリアドレス信号（以下ADR）と
して前記MEM0２０に転送され、前記PRCB１１
からのアドレス信号（以下ADRB）、およびアク
セス信号（以下CSB）はそれぞれAND３２０と
OR３４２、およびOR３４３を介してADRおよ
びCSとして前記MEM1２１に転送される。また、
前記AND３１１を介した前記WDAおよびAND
３１８を介した前記MEM0２０からの前記RDは
OR３４５を介して前記MEM1２１のメモリ書込
みデータWDとして転送され、前記AND３１２
を介した前記Ｒ／WAはOR３４４を介して該
MEM1２１にメモリ読出し／書込み制御信号
Ｒ／Ｗを与え、前記ADRAはAND３１７を介し
て前記OR３４２に入力される。更に、前記CSA
は前記AND３１０，３１１，３１２の入力とな
り、前記CSBは前記AND３２１の入力となつて
それぞれゲート制御を行い、AND３１４は該
CSAおよびCSBの同時発生時にはアンド条件が
成立しＦ／Ｆ３０２のＳ端子に信号を与えて該
Ｆ／Ｆ３０２をセツトするとともに前記AND３
１３を介して前記REG３００のCK端子に信号を
与えて前記ADRAを記憶させ、AND３１５はそ
れぞれインバータ（以下INV）３３１，３３２
を介した該CSA，CSBの反転信号と前記Ｆ／Ｆ
３０２出力をアンドしTM３０３に起動信号（以
下ST）を与え、AND３１６は該CSAとINV３
３３を介した該CSBの反転信号とをアンドして
前記AND３１７の入力となつてゲート制御を行
うとともに前記OR３４３を介して前記MEM1２
１に前記CSを与える。また、前記TM３０３は
前記STを受信して所定のゲート信号（以下
GT）、書込み信号（以下WR）およびリセツト信
号（以下RS）を作成出力する。該GTは前記
AND３１８およびAND３１９の入力となつてゲ
ート制御を行うとともに、それぞれ前記OR３４
０，３４３を介して前記MEM0２０，MEM1２
１に前記CSを与え、INV３３０を介した該GTの
反転信号は前記AND３１３の入力となつてゲー
ト制御を行う。前記WRは前記OR３４４を介し
て前記MEM1２１に書込み指示を与え、前記RS
は前記Ｆ／Ｆ３０２のRT端子に与えられて該
Ｆ／Ｆ３０２をリセツトさせる。更に、前記
AND３１９はオン状態のとき前記REG３００の
記憶内容（書込みアドレス）を該REG３００の
Qo端子から出力してそれぞれ前記OR３４１，３
４２を介して前記MEM0２０，MEM1２１にア
ドレス指示を与える。
なお第３図において、アドレス信号およびデー
タ転送関連ゲート回路すなわちAND３１０，３
１１，３１３，３１７，〜３２１，OR３４１，
３４２，３４５はそれぞれ複数のゲートで構成さ
れ、また、TM３０３を含むMCNT３０のすべ
ての構成要素は従来技術により容易に実現される
ものである。
タ転送関連ゲート回路すなわちAND３１０，３
１１，３１３，３１７，〜３２１，OR３４１，
３４２，３４５はそれぞれ複数のゲートで構成さ
れ、また、TM３０３を含むMCNT３０のすべ
ての構成要素は従来技術により容易に実現される
ものである。
次に第４図は第３図におけるタイミング回路に
関連する各種信号のタイムチヤートであり、参照
符号CSA，CSB，ST，GT，WRおよびRSはそ
れぞれ第３図に示したものに対応する。同図にお
いて、PRCA１０，PRCB１１（ともに第３図に
図示）のメモリアクセスが衝突しそれぞれのアク
セス動作が終了したとき、すなわち前記CSAお
よびCSBが「０」になつたときSTが「１」にな
つてTM３０３（第３図に図示）が起動される。
該TM３０３はGTに「１」を出力し、所定のタ
イミングt0後WRに「１」を出力してMEM1２１
（第３図に図示）にデータ書込みを行わせる。次
いで前記TM３０３は所定のタイミングt1後RSに
「１」を出力するとともに前記ST，GTおよび
WRを「０」にしてＦ／Ｆ３０２（第３図に図
示）をリセツトしたのち該RSを「０」にする。
なお、前記タイミングt0，t1はそれぞれメモリ装
置のアクセス時間に応じて任意に定めればよい。
関連する各種信号のタイムチヤートであり、参照
符号CSA，CSB，ST，GT，WRおよびRSはそ
れぞれ第３図に示したものに対応する。同図にお
いて、PRCA１０，PRCB１１（ともに第３図に
図示）のメモリアクセスが衝突しそれぞれのアク
セス動作が終了したとき、すなわち前記CSAお
よびCSBが「０」になつたときSTが「１」にな
つてTM３０３（第３図に図示）が起動される。
該TM３０３はGTに「１」を出力し、所定のタ
イミングt0後WRに「１」を出力してMEM1２１
（第３図に図示）にデータ書込みを行わせる。次
いで前記TM３０３は所定のタイミングt1後RSに
「１」を出力するとともに前記ST，GTおよび
WRを「０」にしてＦ／Ｆ３０２（第３図に図
示）をリセツトしたのち該RSを「０」にする。
なお、前記タイミングt0，t1はそれぞれメモリ装
置のアクセス時間に応じて任意に定めればよい。
続いて第３図を参照して本実施例の動作につい
て詳述する。
て詳述する。
PRCA１０，PRCB１１のアクセスが衝突しな
い場合は、AND３１３，３１６はそれぞれINV
３３０，３３３出力「１」によつてオンになつて
いる。前記PRCA１０がCSAを「１」にすると、
AND３１１，３１２および３１７がオンになる
とともにそれぞれOR３４０，３４３を介して
MEM0２０，MEM1２１のCSが「１」になり、
該PRCA１０は該両MEMをアクセスする。前記
PRCA１０が書込み制御信号WAを「１」にする
と、前記AND３１２出力は前記MEM0２０のメ
モリ書込み制御信号（以下Ｗ）を「１」にすると
ともにOR３４４を介して前記MEM1２１のＷを
「１」にするので該両MEMに書込み指示が行わ
れ、ADRAはそれぞれ前記AND３１３，OR３
４１およびAND３１７，OR３４２を介して該
MEM0２０およびMEM1２１のADRとして転送
される。また前記AND３１１を介した前記
PRCA１０からのWDAは前記MEM0２０のWD
として転送されるとともにOR３４５を介して前
記MEM1２１のWDとして転送される。従つて前
記PRCA１０からの書込みデータは前記両MEM
の同一アドレスに同時に書き込まれる。
い場合は、AND３１３，３１６はそれぞれINV
３３０，３３３出力「１」によつてオンになつて
いる。前記PRCA１０がCSAを「１」にすると、
AND３１１，３１２および３１７がオンになる
とともにそれぞれOR３４０，３４３を介して
MEM0２０，MEM1２１のCSが「１」になり、
該PRCA１０は該両MEMをアクセスする。前記
PRCA１０が書込み制御信号WAを「１」にする
と、前記AND３１２出力は前記MEM0２０のメ
モリ書込み制御信号（以下Ｗ）を「１」にすると
ともにOR３４４を介して前記MEM1２１のＷを
「１」にするので該両MEMに書込み指示が行わ
れ、ADRAはそれぞれ前記AND３１３，OR３
４１およびAND３１７，OR３４２を介して該
MEM0２０およびMEM1２１のADRとして転送
される。また前記AND３１１を介した前記
PRCA１０からのWDAは前記MEM0２０のWD
として転送されるとともにOR３４５を介して前
記MEM1２１のWDとして転送される。従つて前
記PRCA１０からの書込みデータは前記両MEM
の同一アドレスに同時に書き込まれる。
次にアクセスが衝突した場合、例えばPRCB１
１がMEM1２１を読出しアクセス中にPRCA１０
がMEMにデータ書込みを行う場合、該PRCB１
１とMEM1２１との間では一般に知られている
データ読出し動作が行われる。すなわち、CSB
を「１」にすることによつてOR３４３を介して
CSを「１」にするとともにAND３２０，３２１
をオンにし、読出し制御信号RBを「１」にする
ことによりメモリ読出し制御信号Ｒを「１」に
し、ADRBを前記AND３２０，OR３４２を介
してADRとして転送するので、前記MEM1２１
の所定アドレスのRDは前記AND３２１を介して
RDBとして読み出される。この読出しアクセス
動作中、前記CSBは「１」になつているので、
AND３１４はオン、AND３１６はINV３３３出
力「０」によりオフになつており、AND３１５
にはINV３３２出力「０」が与えられている。
一方前記PRCA１０とMEM0２０の間では前述の
アクセスが衝突しない場合と同様の動作で該
MEM0２０の所定のアドレスにWDの書込みが行
われるとともにADRAがAND３１３を介して
REG３００のDo端子に入力され該REG３００に
記憶されるが、前記AND３１６従つてAND３１
７がオフ状態なので前記MEM1２１へのメモリ
書込みアドレス転送は行われない。なおCSAが
「１」になつているのでINV３３１出力「０」に
より前記AND３１５がオフにされ、また前記
AND３１４出力「１」によりＦ／Ｆ３０２はセ
ツトされ、該Ｆ／Ｆ３０２出力「１」が該AND
３１５に与えられている。次いで、前記PRCA１
０，PRCB１１の上記アクセス動作が終了すると
前記CSA，CSBが「０」になるので前記AND３
１５がオンになつてTM３０３が起動される。該
TM３０３からのGTが「１」になると、それぞ
れOR３４０、前記OR３４３を介して前記両
MEMのCSが「１」になり、また前記AND３１
３はINV３３０出力「０」によつてオフとなる
ので前記PRCA１０からADRAの入力があつて
も阻止され、前記REG３００の記憶内容（アド
レス信号）が、前記GTによりオンになつた
AND３１９を介し更にそれぞれOR３４１、前記
OR３４２を介して、前記両MEMへADRとして
転送される。前記TM３０３からのWRはOR３
４４を介して前記MEM1２１にメモリ書込制御
信号Ｗとして与えられる。従つて前記MEM0２
０の所定アドレスのRDは、前記GTによりオン
になつたAND３１８およびOR３４５を介して前
記MEM1２１のWDとして転送され所定アドレス
に書き込まれる。この書込み動作が終了すると前
記TM３０３はRSを「１」にして前記Ｆ／Ｆ３
０２をリセツトさせる。
１がMEM1２１を読出しアクセス中にPRCA１０
がMEMにデータ書込みを行う場合、該PRCB１
１とMEM1２１との間では一般に知られている
データ読出し動作が行われる。すなわち、CSB
を「１」にすることによつてOR３４３を介して
CSを「１」にするとともにAND３２０，３２１
をオンにし、読出し制御信号RBを「１」にする
ことによりメモリ読出し制御信号Ｒを「１」に
し、ADRBを前記AND３２０，OR３４２を介
してADRとして転送するので、前記MEM1２１
の所定アドレスのRDは前記AND３２１を介して
RDBとして読み出される。この読出しアクセス
動作中、前記CSBは「１」になつているので、
AND３１４はオン、AND３１６はINV３３３出
力「０」によりオフになつており、AND３１５
にはINV３３２出力「０」が与えられている。
一方前記PRCA１０とMEM0２０の間では前述の
アクセスが衝突しない場合と同様の動作で該
MEM0２０の所定のアドレスにWDの書込みが行
われるとともにADRAがAND３１３を介して
REG３００のDo端子に入力され該REG３００に
記憶されるが、前記AND３１６従つてAND３１
７がオフ状態なので前記MEM1２１へのメモリ
書込みアドレス転送は行われない。なおCSAが
「１」になつているのでINV３３１出力「０」に
より前記AND３１５がオフにされ、また前記
AND３１４出力「１」によりＦ／Ｆ３０２はセ
ツトされ、該Ｆ／Ｆ３０２出力「１」が該AND
３１５に与えられている。次いで、前記PRCA１
０，PRCB１１の上記アクセス動作が終了すると
前記CSA，CSBが「０」になるので前記AND３
１５がオンになつてTM３０３が起動される。該
TM３０３からのGTが「１」になると、それぞ
れOR３４０、前記OR３４３を介して前記両
MEMのCSが「１」になり、また前記AND３１
３はINV３３０出力「０」によつてオフとなる
ので前記PRCA１０からADRAの入力があつて
も阻止され、前記REG３００の記憶内容（アド
レス信号）が、前記GTによりオンになつた
AND３１９を介し更にそれぞれOR３４１、前記
OR３４２を介して、前記両MEMへADRとして
転送される。前記TM３０３からのWRはOR３
４４を介して前記MEM1２１にメモリ書込制御
信号Ｗとして与えられる。従つて前記MEM0２
０の所定アドレスのRDは、前記GTによりオン
になつたAND３１８およびOR３４５を介して前
記MEM1２１のWDとして転送され所定アドレス
に書き込まれる。この書込み動作が終了すると前
記TM３０３はRSを「１」にして前記Ｆ／Ｆ３
０２をリセツトさせる。
なおAND３１０はPRCA１０がMEM0２０を
読出しアクセスする際使用されるゲート回路であ
りAND３２１と同様なので詳細説明を省く。
読出しアクセスする際使用されるゲート回路であ
りAND３２１と同様なので詳細説明を省く。
以上の説明により明らかなように本発明のメモ
リ装置制御方式によれば、メモリアクセス切替制
御手段を備えることにより共通メモリ装置へのア
クセスが衝突したときでも制御装置側から見て該
共通メモリ装置での待合せが生じないので、実時
間処理要求を満たすことができ且つ両制御装置の
合計処理時間が著しく短縮されるという効果が生
じる。
リ装置制御方式によれば、メモリアクセス切替制
御手段を備えることにより共通メモリ装置へのア
クセスが衝突したときでも制御装置側から見て該
共通メモリ装置での待合せが生じないので、実時
間処理要求を満たすことができ且つ両制御装置の
合計処理時間が著しく短縮されるという効果が生
じる。
第１図、第２図ａ，ｂは本発明のメモリ装置制
御方式の一実施例を示すブロツク図、第３図は第
１図、第２図ａ，ｂにおけるメモリアクセス切替
制御装置の主要部の一例を示す回路図および第４
図は第３図におけるタイミング回路に関連する各
種信号のタイムチヤートである。 図において、１０，１１……制御装置PRCA，
PRCB、２０，２１……メモリ装置MEM0，
MEM1、３０……メモリアクセス切替制御装置
MCNT、３００……アドレスレジスタREG、３
０１……制御部CNT、３０２……フリツプフロ
ツプＦ／Ｆ、３０３……タイミング回路TM、３
１０，〜３２１……アンドゲート、３３０，〜３
３３……インバータ、３４０，〜３４５……オア
ゲート。
御方式の一実施例を示すブロツク図、第３図は第
１図、第２図ａ，ｂにおけるメモリアクセス切替
制御装置の主要部の一例を示す回路図および第４
図は第３図におけるタイミング回路に関連する各
種信号のタイムチヤートである。 図において、１０，１１……制御装置PRCA，
PRCB、２０，２１……メモリ装置MEM0，
MEM1、３０……メモリアクセス切替制御装置
MCNT、３００……アドレスレジスタREG、３
０１……制御部CNT、３０２……フリツプフロ
ツプＦ／Ｆ、３０３……タイミング回路TM、３
１０，〜３２１……アンドゲート、３３０，〜３
３３……インバータ、３４０，〜３４５……オア
ゲート。
Claims (1)
- 【特許請求の範囲】 １ ２つの制御装置に共通な２つのメモリ装置を
介して情報の転送を行う情報転送方式において、
一方の制御装置から前記２つのメモリ装置に情報
書込みアクセスを行う際に、他方の制御装置がい
ずれのメモリ装置をもアクセスしていないときは
前記２つのメモリ装置の同一アドレスに同一情報
を書き込み、また他方の制御装置が一方のメモリ
装置をアクセスしているときは他方のメモリ装置
へ前記情報を書き込むとともにその書込みアドレ
スを一時記憶し且つ前記両制御装置の前記アクセ
スがともに終了したとき前記他方のメモリ装置の
前記アドレスの情報を前記一方のメモリ装置の前
記アドレスに書き込むようになすメモリアクセス
切替制御手段を備えることを特徴とするメモリ装
置制御方式。 ２ 特許請求の範囲第１項記載のメモリ装置制御
方式において、メモリアクセス切替制御手段は書
込みアドレスを一時記憶するレジスタと、メモリ
アクセス状態の監視およびメモリ装置間の情報転
送制御を行う制御部を含むことを特徴とするメモ
リ装置制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57223470A JPS59112351A (ja) | 1982-12-20 | 1982-12-20 | メモリ装置制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57223470A JPS59112351A (ja) | 1982-12-20 | 1982-12-20 | メモリ装置制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59112351A JPS59112351A (ja) | 1984-06-28 |
| JPH0370816B2 true JPH0370816B2 (ja) | 1991-11-11 |
Family
ID=16798638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57223470A Granted JPS59112351A (ja) | 1982-12-20 | 1982-12-20 | メモリ装置制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59112351A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0573470A (ja) * | 1991-09-12 | 1993-03-26 | Nec Corp | デユアル・ポート記憶装置 |
| US5359557A (en) * | 1992-12-04 | 1994-10-25 | International Business Machines Corporation | Dual-port array with storage redundancy having a cross-write operation |
-
1982
- 1982-12-20 JP JP57223470A patent/JPS59112351A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59112351A (ja) | 1984-06-28 |
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