JPH0261747A - データ転送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置に利用する。特に、データ幅の
広い装置からデータ幅の狭い装置にデータを転送するデ
ータ転送装置に関する。

〔概要〕

本発明は、データ幅の広いホストインタフェースを経由
して到来したデータをデータ幅の狭い二つのデバイスイ
ンタフェースのそれぞれを経由して転送する手段におい
て、 ホストインタフェースからのデータをデュアルポートメ
モリでバッファリングして各デバイスインタフェースに
送出することにより、 ハードウェア構成の簡単化を実現することができるよう
にしたものである。

〔従来の技術〕

従来、この種のデータ転送装置は、データ幅の広いイン
タフェースから狭いインタフェースへデータを転送する
場合に、データ幅の広いインタフェースからのデータを
いったんレジスタなどで受けてデータ幅の狭い方に合わ
せてデータバッファに書込み、そのままデータ幅の狭い
インタフェースに送る方法か、または、広いデータ幅で
データバッファに書込んだ後に、データ幅の狭いインタ
フェースへデータを転送時にレジスタなどでデータ幅の
狭い方に合わせてからデータ幅の狭いインタフェースに
送る方法が取られていた。

〔発明が解決しようとする問題点〕

このような従来のデータ転送装置では、データバッファ
の前後にレジスタなどでデータ幅を合わせるためのバッ
ファを有するので、ハードウェア規模が大きく制御が複
雑になったり、データ転送の性能が低下する欠点があっ
た。

本発明はこのような欠点を除去するもので、従来例と比
べて簡単な構成のデータ転送装置を提供することを目的
とする。

〔問題点を解決するための手段〕

本発明は、ひとつのデータ幅を有するホストインタフェ
ースを経由してデータが到来する入力手段と、上記ホス
トインタフェースのデータ幅より狭いデータ幅を有する
デバイスインタフェースを経由してデータを出力する二
つの出力手段を備えたデータ転送装置において、デュア
ルポートを有するメモリ回路と、このメモリ回路に上記
入力手段に到来したデータを順次書込み、書込みの都度
アドレス値を２インクリメントする第一アドレス回路と
、上記メモリ回路に一時格納されたデータをこのメモリ
回路の一方のボートを経由して順次読出して上記出力手
段の一方に与え、読出しの都度アドレス値を１インクリ
メントする第二アドレス回路と、上記メモリ回路に一時
格納されたデータをこのメモリ回路の他方のボートを経
由して順次続出して上記出力手段の他方に与え、読出し
の都度アドレス値を１インクリメントする第三アドレス
回路とを備える。

〔作用〕

広いデータ幅のホストインタフェースを経由して到来す
るデータはデュアルポートを有するメモリ回路に順次書
込まれ、その都度アドレス値は２インクリメントされる
。このメモリに一時格納されたデータは二つのそれぞれ
のボートを経由して順次読出され、この読出しの都度ア
ドレス値は１インクリメントされる。

〔実施例〕

以下、本発明の一実施例を図面に基づき説明する。図は
この実施例の構成を示すブロック構成図である。ここで
は、デバイスインタフェース２１および２２０幅を１バ
イト、ホストインタフェース２０の幅を２バイトとする
。

この実施例であるデータ転送装置ｌは、内部バス（２バ
イト幅）２と、ホストインタフェース入力制御回路３と
、デバイスインタフェース１出力制御回路４と、デバイ
スインタフェース２出力制御回路５と、デュアルポート
メモリ回路６と、ホストインタフェースアドレス回路７
と、テ°バイスインタフェース１アドレス回路８と、デ
バイスインタフェース２アドレス回路９と、ドライバ１
０ないし１３とを備える。ここで、本発明の特徴とする
ところはデータバッファとしてデュアルポートメモリを
使用することにある。すなわち、この実施例は、ひとつ
のデータ幅を有するホストインタフェース２０を経由し
てデータが到来する入力手段であるホストインタフェー
ス入力制御回路３と、ホストインタフェース２０のデー
タ幅より狭いデータ幅を有するデバイスインタフェース
２１および２２を経由してデータを出力する二つの出力
手段デバイスインタフェース１出力制御回路４およびデ
バイスインタフェース２出力制御回路５と、デュアルポ
ートを有するメモリ回路であるデュアルポートメモリ回
路６と、このメモリ回路に上記入力手段に到来したデー
タを順次書込み、書込みの都度アドレス値を２インクリ
メントする第一アドレス回路であるホストインタフェー
スアドレス回路７と、上記メモリ回路に一時格納された
データをこのメモリ回路の一方のボートを経由して順次
読出して上記出力手段の一方に与え、読出しの都度アド
レス値を１インクリメントする第二アドレス回路である
デバイスインタフェース１アドレス回路８と、上記メモ
リ回路に一時格納されたデータをこのメモリ回路の他方
のボートを経由して順次読出して上記出力手段の他方に
与え、読出しの都度アドレス値を１インクリメントする
第三アドレス回路であるデバイスインタフェース２アド
レス回路９とを備える。

まず、データをホストインタフェース２０からデバイス
インタフェース２１へ転送する動作を説明する。ホスト
インタフェース２０から２バイトのデータをホストイン
タフェース入力制御回路３に取り込むと、左ボートデー
タバス１６および右ボートデータバス１７すなわち内部
バス２の使用を要求し、バスの使用権を獲得するとホス
トインタフェースアドレス回路７からドライバ１０およ
び１１を介してあらかじめ定められたアドレス値をデュ
アルポートメモリ回路６の左ボートアドレス線１４およ
び右ボートアドレス線１５に送出し、２バイトのデータ
をホストインタフェース入力制御回路３からデュアルポ
ートメモリ回路６に書込む。書込みが終了すると、ホス
トインタフェースアドレス回路７は次のデータ転送に備
えてアドレス値を２インクリメントする。続いて、次の
２バイトのデータをホストインタフェース２０からホス
トインタフェース入力制御回路３に取込み、同様な手順
でホストインタフェース入力制御回路３からデュアルポ
ートメモリ回路６に書込み、これを転送バイト数分だけ
くり返してデータをデュアルポートメモリ回路６に書込
む。

次に、デュアルポートメモリ回路６からデバイスインタ
フェース２１への転送が行われる。デバイスインタフェ
ース２１ヘデータ転送が可能になると内部バス２の上位
１バイトの使用を要求し、バスの使用を要求してバスの
使用権を獲得するとデバイスインタフェース１アドレス
回路８からドライバ１２を介して先にホストインタフェ
ース２０から書込んだ最初のアドレス値を左ボートアド
レス線１４に送出し、１バイトのテ゛−夕をデュアルポ
ートメモリ回路６から読出してデバイスインタフェース
１出力制御回路４を経由してデバイスインタフェース２
１に送出する。送出が終了すると、デバイスインタフェ
ース１アドレス回路８は次のデータ転送に備えてアドレ
ス値を１インクリメントする。

続いて、次のデータをデバイスインタフェース２１へ転
送できる状態になると、同様な手順でデュアルポートメ
モリ回路６からデバイスインタフェース２１ヘデータを
転送し、これを転送バイト数分だけくり返してすべての
データをデバイスインタフェース２１へ送出する。

ホストインタフェース２０からデバイスインタフェース
２２へ転送する場合もホストインタフェース２０からデ
バイスインタフェース２１へ転送する場合と同様であり
、アドレスとしてデバイスインタフェース２アドレス回
路９、データバスとして内部バス２の下位１バイトすな
わち右ボートデータバス１７を使用する。

このようにデュアルポートメモリ回路６から各デバイス
インタフェースへ転送する場合に内部バスの２バイトの
うち片側１バイトしか使用していないので、デュアルポ
ートメモリ回路６から同時に２つのデバイスインタフェ
ースへ転送することが可能である。

〔応用例〕

ホストインタフェース２０は１６ビツトのホストコンピ
ュータに接続され、デバイスインタフェース２１は８ビ
ツトのＣＲＴ表示装置に接続され、デバイスインタフェ
ース２２は８ビツトのプリンタに接続され、ホストコン
ピュータでは、８ビツトごとのビット対応に出力データ
をアレンジする構成で使用できる。

〔発明の効果〕

本発明は、以上説明したように、ホストインタフェース
からのデータをデュアルポートメモリでバッファリング
して各デバイスインタフェースへ送出するので、少ない
ハードウェア量で効率のよいデータ転送が行える効果が
ある。

４．　　ｌｉ！Ｊ面の簡単な説明 図は本発明実施例の構成を示すブロック構成図。

１・・・データ転送装置、２・・・内部バス（２バイト
幅）、３・・・ホストインタフェース入力制御回路、４
・・・デバイスインタフェース１出力制御回路、５・・
・デバイスインタフェース２出力制御回路、６・・・デ
ュアルポートメモリ回路、７・・・ホストインタフェー
スアドレス回路、訃・・デバイスインタフェース１アド
レスｌＪ＆、９・・・デバイスインタフェース２アドレ
ス回路、１０．１１．１２．１３・・・ドライバ、１４
・・・左ポートアドレス線、１５・・・右ボートアドレ
ス線、１６・・・左ポートデータバス（１バイト幅）、
１７・・・右ボートデータバス（１バイト幅）、２０・
・・ホストインタフェース（２バイト幅）　、２Ｌ　２
２・・・デバイスインタフェース（１バイト幅）。

特許出願人　日本電気株式会社、− 代理人　　弁理士　井　出　直　孝

Claims (1)

1. 【特許請求の範囲】 １、ひとつのデータ幅を有するホストインタフェースを
   経由してデータが到来する入力手段と、上記ホストイン
   タフェースのデータ幅より狭いデータ幅を有するデバイ
   スインタフェースを経由してデータを出力する二つの出
   力手段を備えたデータ転送装置において、 デュアルポートを有するメモリ回路と、 このメモリ回路に上記入力手段に到来したデータを順次
   書込み、書込みの都度アドレス値を２インクリメントす
   る第一アドレス回路と、 上記メモリ回路に一時格納されたデータをこのメモリ回
   路の一方のポートを経由して順次読出して上記出力手段
   の一方に与え、読出しの都度アドレス値を１インクリメ
   ントする第二アドレス回路と、 上記メモリ回路に一時格納されたデータをこのメモリ回
   路の他方のポートを経由して順次読出して上記出力手段
   の他方に与え、読出しの都度アドレス値を１インクリメ
   ントする第三アドレス回路と を備えたことを特徴とするデータ転送装置。