JPH0262064B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデイジタル信号の受信機等において、
外部から入力されてくる信号を正確な読取ること
を可能とする回路に関する。

〔従来技術〕

デイジタル信号は一般的にパルス列として伝送
される。この伝送は正確な受信、読取を行わせ得
るように送信側のタイミング制御によつて一定の
ボーレートにて行われる。一方受信側ではボーレ
ートに応じた周期で発生させたストローブ信号に
基づいて受信信号の読取を行う。ところが受信信
号と上記ストローブ信号のボーレートに誤差があ
る場合には、両者の間には位相の保証がないから
第６図に示すように信号の変化点とストローブ信
号のタイミングとが接近する状態となることがあ
り、この場合には第７図に示すように１ビツトの
データを２回読むとか、第８図に示すように１ビ
ツトの読取を欠落させる等の不都合があつた。

そこでこのような不都合をなくすために (イ) 受信信号と同期するクロツク信号を外部から
取込んでストローブ信号をこれに同期させる等
して位相を保証する。

(ロ) 上述の如き読取りエラーの発生は止むを得な
いとしてパリテイチエツク等によりそのエラー
を検出する。

等の対応がとられていた。

〔発明が解決しようとする問題点〕

ところが(イ)の方法はそのようなクロツク信号を
得るのが困難であり、またこのクロツク信号の受
信のために信号線数が増す等の難点がある。また
(ロ)の方法は伝送効率が悪く、またエラー検出が不
可能な場合がある等の問題点がある。

〔問題点を解決するための手段〕

本発明は斯かる問題点を解決するためになされ
たものであつて、受信信号、つまり外部からの信
号とストローブ信号との位相関係に応じてストロ
ーブ信号の周期を伸縮し、また外部信号をラツチ
して遅らせる構成とすることによつて安定して正
しく信号の読取ができる回路を提供することを目
的とする。

本発明に係る２値信号の読取回路は一定のボー
レートにて外部から入力されるビレツトシリアル
な２値信号をストローブ信号のタイミングにて読
取る回路において、前記２値信号を入力信号とす
るラツチ回路と、前記２信号のエツジを検出する
エツジ検出回路と、ストローブ信号ごとにリセツ
トされ、ストローブ信号のタイミンクと前記２値
信号のエツジとの時間差を計時するカウンタと、
前記時間差の計時値がストローブ信号の周期より
小さい第２基準値より小さいか、又は同じく第４
基準値より大きい場合は、この時間差によらずス
トローブ信号のタイミングから一定時間遅れた時
点にて、また前記時間差の計時値が第２基準値よ
り大きく第４基準値より小さい場合は、エツジ検
出後直ちに前記ラツチ回路に入力信号をラツチせ
しめる回路と、前記時間差の計時値が、第２基準
値より小さい第１基準値より小さいか、又は第４
基準値より大きい場合には時間差の計時値を第１
基準値に、また第２基準値より大きく第４基準値
よりも小さい第３基準値より小さく、第２基準値
より大きい場合には、時間差の計時値を第３基準
値に収束させるべく、次順のストローブ信号の周
期を短縮し、また前記時間差の計時値が、第１基
準値より大きく第２基準値より小さい場合には時
間差の計時値を第１基準値に、また第３基準値よ
り大きく第４基準値より小さい場合には、時間差
の計時値に収束させるべく、次順のストローブ信
号の周期を伸長する回路とを具備し、前記ラツチ
回路にてラツチされた信号を読取対象となしてあ
ることを特徴とする。

〔作用〕

つまり受信信号など外部から与えられた信号の
立上り、立下りを検出し、これが第２図に示すよ
うにストローブ信号の発生時点に近い期間（ハツ
チングなしの領域）にある場合は、外部信号を適
当に遅れたタイミングでラツチすると共にストロ
ーブ信号が外部信号の立上り、立下りタイミング
と一致する方向へその周期が変化するように次の
ストローブ信号の発生時点を変更するのである。
そしてハツチングを付してある期間に外部信号の
立上り、立下りが位置する場合には、次の立上
り、立下りが可及的にストローブ信号間の中心に
一致する方向へその周期が変化するように次のス
トローブ信号の発生時点を変更するのである。第
２図における矢符はこれを付した領域に外部信号
の立上り、立下りが検出された場合の次順のスト
ローブ信号の発生時点の変更方向を示し、右向き
矢符は遅らせ（周期を伸長する）、左向き矢符は
進ませる（周期を短縮する）ことを示している。

〔実施例〕

以下本発明を前記第１基準値を０、第２基準値
を５、第３基準値を８又は９、第４基準値を12と
する場合の実施例を示す図面に基づき詳述する。

ビツトシリアルな２値の外部信号ESはラツチ
回路１に入力され、また、その立上り、立下りを
検出するエツジ検出回路２に与えられる。ラツチ
回路１はプリセツト可能なダウンカウンタ３が０
になつた場合に発するラツチパルスLPによつて
ラツチされ、ラツチされた信号は入力時からラツ
チ時迄の時間遅れた遅延外部信号LESとして読取
のために供される。

エツジ検出回路２は外部信号ESの立上り、立
下り、つまりエツジを検出してこれに同期するパ
ルス信号を発し、これが入力されるタイミング回
路４はクロツク信号CLK１が入力されたタイミ
ングから少し遅延させて、エツジ検出回路２から
の入力パルスを切出し、これをプリセツト信号
PSTとしてダウンカウンタ３のプリセツト端子
に与え、またラツチ回路５のクロツク端子Ｃに与
える。

タイミング回路１１はタイミングパルス発生回
路１０からパルス信号を受けて、クロツク信号
CLK１と異なるタイミングにてストローブ信号
STBを発せしめるものであり、該ストローブ信
号STBは遅延外部信号LES読取のために後段の
回路に与えられるとともに、カウンタ９にはクリ
ヤ信号としてまたラツチ回路６にはクロツク信号
としてその端子Ｃに与えられる。

カウンタ９はクロツク信号CLK１を計数する
ためのものであり、その計数値はタイミングパル
ス発生回路１０及びデータ変換回路７，８に与え
られる。データ変換回路７は入力された４ビツト
のデータを、遅延外部信号LESのビツト中心でス
トローブ信号を与え得るように、外部信号を遅延
させるべき時間に相当する内容の４ビツトのデー
タに変換してダウンカウンタ３に与え、プリセツ
ト信号PSTによつてここに設定すべくなしてあ
る。ダウンカウンタ３にはクロツク信号CLK２
が計数対象として与えられる。クロツク信号
CLK２はこの実施例ではクロツク信号CLK１と
共通のものを用いているがクロツク信号CLK１
を分周してなるもの等、クロツク信号CLK１と
同期するものであればよい。

データ変換回路８は入力された４ビツトのデー
タを、ストローブ信号を遅らせ又は進める方向を
意味する“１”、“２”の２値データに変換してこ
の変換出力をラツチ回路５のデータ端子Ｄに与え
ている。ラツチ回路５のＱ出力はラツチ回路６の
データ端子Ｄに与えている。

ラツチ回路６のＱ出力はタイミングパルス発生
回路１０に伸縮モード信号Ｅ／Ｓとして与えられ
る。タイミングパルス発生回路１０は、伸縮モー
ド信号Ｅ／Ｓの“１”又は“０”に応じて、カウ
ンタ９からの４ビツト入力信号が17又は15となつ
た場合にタイミング回路１１にパルスを発するも
のである。

なおクロツク信号CLK１はその16周期と外部
信号の１ビツト分の時間とが等しくなるように設
定してある。

次に以上の回路の動作について説明する。

第３図イは実線にて外部信号ESを示し、また
ロは実線にてストローブ信号STBを示している。
これら両信号の相対関係は、外部信号ESの立下
りタイミングがストローブ信号STBの中間のハ
ツチングを付した領域にあるのが望ましいのであ
るが、いま図示の如くハツチング領域より早い時
間に現れるストローブ信号のパルス寄りにあ
る、つまり望ましい状態よりも外部信号ESの位
相が進んでいる（又はストローブ信号STBの位
相が遅れている）ものとする。

またタイミングパルス発生回路１０は伸縮モー
ド信号Ｅ／Ｓとしてラツチ回路６から“１”が与
えられておりカウンタ９が17計数するとパルス信
号を発する状態にあるものとする。そうするとカ
ウンタ９の計数値は第３図ハに示すに示すように
…16、17と変化し、17になつたところでタイミン
グパルス発生回路１０はパルス信号を発し、これ
によりタイミング回路１１はクロツク信号CLK
１より少し遅れたタイミングでストローブ信号
STBの次のパルスを出力する。これによりカ
ウンタ９の内容は０に復帰する。

第３図ニにその出力を示すデータ変換回路７は
前述のように外部遅延信号LESのビツト中心にス
トローブ信号STBが与えられるようにするのに
要する外部信号ESの遅延時間を与えるものであ
る。ストローブ信号STBのパルスと外部信号ES
の立上り又は立下り時点とが一致する場合は、カ
ウンタ９の計数対象のクロツク信号CLK１の16
周期が外部信号ESの１ビツト分に相当するので
「８」が遅延させるべきクロツク信号CLK１の数
である。図示のようにハツチング領域よりもパル
ス寄りの位置では立下り（又は立上り）位置に
応じて７、６、５、４となる（図示の場合は５）。
そしてハツチング領域（カウンタ９の計数値５〜
12に相当）と外部信号ESのエツジが一致する場
合は外部信号ESの遅延を行う必要は必ずしもな
いとしてデータ変換回路７出力は０とする。この
出力が０の場合はプリセツト信号PSTが与えら
れたタイミングにてラツチパルスLPか発せられ
る。

そしてハツチング領域よりもパルスよりの領
域では、外部信号ESはこれを遅延させることに
よつてストローブ信号STBとの位相を調整し得
る（ストローブ信号STBの場合は遅延のみなら
ず、進めることも可）のでカウンタ９の計数値
13、14、15、16、17に対し12、11、10、９、８を
出力する。

第３図ホはデータ変換回路８の出力を示し、カ
ウンタ９の計数値が１〜４及び９〜12の場合に
「１」、５〜８及び13〜17（又は０）の場合に「０」
となる。

さて上述の如くカウンタ９の計数値が「３」の
時にエツジ検出回路２が外部信号ESの立下りを
検出したものとするとダウンカウンタ３にはその
ときのデータ変換回路７出力「５」がプリセツト
され、従つてクロツク信号CLK２が５パルス入
力されたところでダウンカウンタ３の内容は０と
なり、ラツチパルスLPを発する。この実施例で
はクロツク信号CLK２としてクロツク信号CLK
１と同じものを用いているから外部信号ESは破
線で示すようにクロツク信号CLK１またはCLK
２のパルス分遅らされた遅延外部信号LESとな
る。つまり見かけ上部信号のエツジがストローブ
信号STBの中央に位置することとなる。実際に
はこの立下り後のローレベルのビツトはストロー
ブ信号STBの次のパルスにて読取られるので
あるが、このパルスはエツジよりも７〜８クロ
ツク分遅れるので最も安定した読取ができること
になる。

一方、タイミング回路４が出力するプリセツト
信号PSTによりラツチ回路５はこのときのデー
タ変換回路８出力「１」をラツチする。このラツ
チした「１」は次にストローブ信号STBのパル
スによつてラツチ回路６にラツチされ、次のス
トローブ信号STBの周期もクロツクCLK１の17
パルス分となる。つまり外部信号ESとストロー
ブ信号STBとが図示の如き位相関係にある場合
はストローブ信号の位相が遅らされていく、換言
すれば外部信号ESのエツジとストローブ信号
STBのタイミングの時間差を減少するようにス
トローブ信号のタイミングが変更されていくので
ある。このようにストローブ信号の位相を変化さ
せることはストローブ信号のタイミングが外部信
号のエツジ中心にあるという望ましい状態と比較
すれば逆の変化をさせているかの如くであるが、
後述するごとき効果がある。そして外部信号ES
の読取り自体はそれをラツチした遅延外部信号
LESにて行うので何らの支障はない。

以上のようにしてストローブ信号STBのパル
スが発せられると外部信号のボーレートが不変
であるとすると、その立上りは先の周期よりもク
ロツク信号CLK１の１パルス分前のカウンタ９
の計数値が２の時点となる。従つて次のデータ変
換回路７の出力は６となつてストローブ信号
STBのパルスと遅延外部信号LESの位相関係は
先の周期と同様となる。

以上の様な外部信号ESの遅延は外部信号ESの
位相がストローブ信号STBの位相よりも少し進
んでいる状態（外部信号ESのエツジが第３図ロ
の双方向矢符で示した領域にある状態）でも同様
に行われる。この場合には遅延させる時間が長
く、（最大クロツク信号CLK１の12パルス分）と
なる。これに対してストローブ信号STBの周期
は逆に短くなるようにされる。即ちデータ変換回
路８出力又はラツチ回路６の出力は“０”となり
タイミングパルス発生回路１０はカウンタ９の計
数内容が１５になつたときにパルスを発し、これ
によつてストローブ信号STBがタイミング回路
１１から発せられるのである。これによつてスト
ローブ信号STBの位相は早められるから、結局
前述の場合と同様に外部信号ESのエツジとスト
ローブ信号STBのタイミングとの時間差は縮小
されていく。

これに対して外部信号ESのエツジがハツチン
グの領域、つまりカウンタ９の計数値が５〜12の
範囲にある場合はデータ変換回路７出力が０であ
るのでプリセツト信号PSTによりラツチ回路１
がラツチされるから、外部信号ESと遅延外部信
号LESとの間には実質的な遅れはなく、略々望ま
しい位相関係にあるストローブ信号STBにて読
取られていく。ただストローブ信号STBについ
てはデータ変換回路８出力がカウンタ９の計数値
が５〜８のときに０、９〜12のときに１となるの
で夫々のときにストローブ信号の位相が早めら
れ、また遅らされ、外部信号ESが、カウンタ９
の計数値が８又は９のタイミングになるように制
御される。

次に本発明においてはストローブ信号STBの
タイミングの収束点を２点（外部信号のエツジと
エツジ間中央）としていること、換言すればエツ
ジ間中央の１点とせず、外部信号のエツジを収束
点としていることの理由を説明する。それはエツ
ジ間中央のみとすることにより以下に示すように
１ビツトの読取を欠落させることがあるからであ
る。いま収束点をエツジ間中央のみとする。

第４図イ〜ハはその場合の外部信号ES、遅延
外部信号LES及びストローブ信号STBを示し、
ハの矢符はストローブ信号の位相の変更方向（こ
こでは遅らせる方向）を示している。この図の
イ，ロの対比で明らかな如く、外部信号ESの
の立上りはハツチングの領域にあるから直ちにラ
ツチ回路１にラツチされ、遅延外部信号LESの立
上りも同タイミングとる。従つてのローレベル
のデータは遅延外部信号LESでは著しく短くな
り、また遅延外部信号がストローブ信号のパルス
間中央にあるように制御され、従つての立上り
の前のエツジに相当する遅延外部信号LESの立下
りはハツチング領域の中央にあるので、遅延外
部信号LESの短いローレベルの間にはストロー
ブ信号STBは現れず、このビツトが読み落とさ
れることになる。

ところが本発明のよつに外部信号ESのエツジ
がハツチング領域外にある場合にはストローブ信
号STBタイミングをそのエツジに接近させるべ
く、換言すればハツチング領域を外部信号ESの
エツジから遠ざけるべく、ストローブ信号STB
の位相を制御するときは、外部信号ESのエツジ
は常にハツチング領域外に在るから、遅延外部信
号LESは外部信号ESから８クロツク程度遅れた
ものとなり、このために遅延外部信号LESに短い
ビツトが現れることがなく、また遅延外部信号
LESのエツジ間中央にストローブ信号STBが現
れるからビツトを欠落させて読取ることがない。

さて前述の実施例ではハツチング領域にストロ
ーブ信号のパルス間中央に設定したが、これに限
るものではない。前述の実施例ではストローブ信
号の周期を長短に変化させるにあたりハツチング
領域の後縁と次のストローブ信号のパルスとの時
間を長短に変化させることとしたが、ストローブ
信号の周期の変化に比例して各部（ストローブ信
号のパルスからハツチング領域の前縁までの期
間、ハツチング領域の期間及びハツチング領域の
後縁から次のストローブ信号のパルスまでの期
間）が変化するように構成する（この場合はカウ
ンタ９の計数値を前述の実施例より十分大として
時間の分解能を上げる必要がある）場合には、ハ
ツチング領域を次のストローブ信号のパルス寄り
の位置にすることにより、外部信号のゆらぎに対
する余裕が増すという効果が得られる。

第５図はその効果を説明するための図であり、
外部信号ESイ及びストローブ信号STBロを示し
ている。いまストローブ信号STBの周期が長周
期（前述の実施例では伸縮モード信号Ｅ／Ｓが１
の場合）である場合においてエツジがハツチン
グ領域の後縁の直後に現れるものとする。

このような状況下ではストローブ信号の位相を
早めるべく次には短周期、つまり伸縮モード信号
Ｅ／Ｓを０とするように制御が行われる。

外部信号ESの次のエツジにゆらぎに注目す
るとこのエツジがハツチング領域内に入ると外部
信号の遅延が行われなくなるので、第４図につい
て説明したのと同様に１ビツトの読取りが欠落す
ることになるから、そのようなことを生ぜしめな
い為にはハツチング領域の後縁は次のストロー
ブ信号のパルスより遠ざかつていることが必要
である。

而してハツチング領域の後側の時間を、長周期
の場合t′、短周期の場合t″、各周期の伸緒をａ、
ボーレート周期をＴとすると、 長周期＝Ｔ（１＋ａ） 短周期＝Ｔ（１−ａ） 短周期と長周期の比率＝１−ａ／１＋ａ 従つて、t″＝t′（１−ａ／１＋ａ）となる。したが
つて 、に対するハツチング後端間時間は t′＋Ｔ（１−ａ）−t″＝t′（2a／１＋ａ）＋Ｔ＋（
１−ａ） となるからt′が小さい程、つまりハツチング領域
が次のストローブ信号のパルスに近い位置にある
程ゆらぎに対する余裕があることになる。

〔効果〕

以上のように本発明による場合は１ビツトを２
回読んだり、欠落させたりすることがなく正確な
読取が可能となり、また外部信号と同期する信号
を要せず複雑な回路を必要としない。また読取り
エラーの発生の可能を前提としていないので伝送
効率が高い等、本発明は優れた効果を奏する。

【図面の簡単な説明】

第１図は本発明回路を示すブロツク図、第２図
は本発明回路の原理説明図、第３図は同じく動作
説明図、第４図、第５図は同じく効果の説明図、
第６図、第７図、第８図は従来の問題点の説明図
である。 １，５，６……ラツチ回路、２……エツジ検出
回路、３……ダウンカウンタ、７，８……データ
変換回路、９……カウンタ、１０……タイミング
パルス発生回路。

Claims (1)

1. 【特許請求の範囲】 １ 一定のボーレートにて外部から入力されるビ
   ツトシリアルな２値信号をストローブ信号のタイ
   ミングにて読取る回路において、 前記２値信号を入力信号とするラツチ回路と、 前記２信号のエツジを検出するエツジ検出回路
   と、 ストローブ信号ごとにリセツトされ、ストロー
   ブ信号のタイミンクと前記２値信号のエツジとの
   時間差を計時するカウンタと、 前記時間差の計時値が、ストローブ信号の周期
   より小さい第２基準値より小さいか、又は同じく
   第４基準値より大きい場合は、この時間差によら
   ずストローブ信号のタイミングから一定時間遅れ
   た時点にて、また前記時間差の計時値が第２基準
   値より大きく第４基準値より小さい場合は、エツ
   ジ検出後直ちに、前記ラツチ回路に入力信号をラ
   ツチせしめる回路と、 前記時間差の計時値が、第２基準値より小さい
   第１基準値より小さいか、又は第４基準値より大
   きい場合には時間差の計時値を第１基準値に、ま
   た第２基準値より大きく第４基準値よりも小さい
   第３基準値より小さく、第２基準値より大きい場
   合には、時間差の計時値を第３基準値に収束させ
   るべく、次順のストローブ信号の周期を短縮し、 また前記時間差の計時値が、第１基準値より大
   きく第２基準値より小さい場合には時間差の計時
   値を第１基準値に、また第３基準値より大きく第
   ４基準値より小さい場合には、時間差の計時値を
   第３基準値に収束させるべく、次順のストローブ
   信号の周期を伸長する回路と、 を具備し、前記ラツチ回路にてラツチされた信号
   を読取対象となしてあることを特徴する２値信号
   の読取回路。