JPH0262920B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、メモリ回路、特に絶縁ゲート型電
界効果トランジスタ（MISFET）で構成された
メモリ回路に関する。

スタテイツクRAM（ランダム・アクセス・メ
モリ）において、デイジツト線をＹデコーダの出
力で制御されるスイツチ手段（カラムゲート）を
介してコモンデータ線に接続することにより複数
のデイジツト線に対し書き込み回路及び読み出し
回路を共用することができ、回路の簡素化を図る
ことができる。このRAMにおいて複数のメモリ
セルのうちＸデコーダの出力とＹデコーダの出力
とにより選択されたメモリセルがデイジツト線と
スイツチ手段を介してコモンデータ線に接続され
る。選択されたメモリセルに対し、コモンデータ
線を介して情報が書き込まれるかもしくは選択さ
れたメモリセルの情報がコモンデータ線を介して
読み出される。

メモリ回路において、それを構成するメモリセ
ルに対し、デコーダ、入出力回路等の周辺回路は
電源電圧の比較的高い下限値を必要とする。低下
した電源電圧のもとにおいては周辺回路が誤動作
することがあり、誤つた制御信号、データ信号に
よりメモリセルの保持情報が破壊されてしまうこ
とがある。

メモリ回路のアクセス時間はスイツチ手段など
のデータ転送手段の動作遅延によつて制限され
る。

なお、スタテイツク型メモリは、特開昭53−
14586号公報に示されている。

この発明の１つの目的は、アクセス時間の短い
メモリ回路を提供することにある。

この発明の他の目的は、コモンデータ線におけ
る信号レベルの変化の速いメモリ回路を提供する
ことにある。

この発明の他の目的は、データ転送の開始の速
いメモリ回路を提供することにある。

この発明の他の目的は、デイジツト線に付加す
るに適した負荷手段を持つメモリ回路を提供する
ことにある。

この発明の他の目的は、低下した電源電圧でも
良好に動作するメモリ回路を提供することにあ
る。

この発明の他の目的は、更に低下した電源電圧
において周辺回路の動作を禁止する構成のメモリ
回路を提供することにある。

この発明の他の目的は、上記負荷又は周辺回路
を制御するのに適した電源電圧検出回路を持つメ
モリ回路を提供することにある。

この発明の更に他の目的は、以下の説明及び図
面から明らかとなるであろう。

この発明の一実施例に従うと、選択されたメモ
リセルに対し負荷とされる負荷手段がデイジツト
線と電源との間に接続され、Ｙデコーダの出力に
よつて制御されるMISFETから成るスイツチ手
段がデイジツト線と電源との間に接続される。

上記スイツチ手段は、Ｙデコーダの出力レベル
が少なくともこのスイツチ手段のしきい値電圧だ
け大きくならないとオン状態にならない。その結
果、上記スイツチ手段を介するデータの転送は、
Ｙデコーダが動作を開始しその出力レベルが所定
の値に達するまでの期間では開始されない。この
発明の一実施例に従うと、デイジツト線の高レベ
ルが低下するようにされる。デイジツト線の高レ
ベルは、このデイジツト線に接続する負荷手段を
直列接続された複数のエンハンスメント
MISFETによつて構成することもしくは実質的
に電源電圧を低下させることにより低下させるこ
とができる。デイジツト線の高レベルの低下によ
り、デイジツト線とコモンデータ線との間のスイ
ツチ手段は、Ｙデコーダの比較的小さい出力レベ
ルによつてもオン状態となる。その結果、データ
転送が、高速化される。コモンデータ線のレベル
を低下させることにより、このコモンデータ線の
信号を受ける読み出し回路は実感度で動作するよ
うになる。

以下、この発明を実施例とともに詳細に説明す
る。

第１図に、実施例のメモリ回路のブロツク図を
示している。

第１図において、３はメモリ・マトリクスであ
り、行列状に配置された複数のメモリセルMS₁₁
ないしMS_no、ワード線W₁ないしW_n、及びそれ
ぞれ対をなすデイジツト線Ｄ１₁，Ｄ１₀ないしＤ
１_o，Ｄ０_oから成る。

各メモリセルは、それぞれ選択端子と一対の入
出力端子とを持ち、代表として示したMS₁₁のよ
うに、フリツプフロツプを構成するMISFETQ₁，
Q₂とその負荷抵抗R₁，R₂、及び伝送ゲートを構
成するMISFETQ₃，Q₄からなる。

同じ行に配置されたメモリセル例えばMS₁₁な
いしMS_1oのそれぞれの選択端子はその行に対応
するワード線例えばW₁に共通接続され、同じ列
に配置されたメモリセル例えばMS₁₁ないしMS_n1
のそれぞれの入出力端子はその列に対応するデイ
ジツト線例えばＤ１₁，Ｄ０₁に共通接続されてい
る。

各デイジツト線と電源端子V_CCとの間には負荷
手段R₁₁、R₀₁、R_1o、R_0oがそれぞれ接続されて
いる。このデイジツト線に対する負荷手段は、後
述のようにメモリセルからの情報読み出しのため
に利用される。各メモリセルの負荷抵抗R₁，R₂
が保持動作時のメモリセルの消費電力を低下させ
るために高抵抗とされているのに対し、上記デイ
ジツト線に対する負荷手段は、読み出し動作のた
めに比較的低抵抗となるようにされている。

上記の各デイジツト線はまたカラム入出力回路
４に接続している。

カラム入出力回路４は図示のように各デイジツ
ト線対とコモンデータ線CD₁，CD₀との間に設け
られ、Ｙデコーダ３によつて制御される伝送ゲー
トとしてのMISFETQ₅ないしQ₈を含んでいる。

Ｘデコーダ１は、アドレス入力端子X₁ないし
X_iからそれぞれアドレスバツフアBX₁ないしBX_i
を介してアドレス信号を受け、このアドレス信号
に従つてワード線W₁ないしW_nのうちの１本を選
択し、選択したワード線の信号レベルを高レベル
とする。なお非選択のワード線は低レベルであ
る。

Ｙデコーダ３もＸデコーダと同様に、アドレス
入力端子Y₁ないしY_kからそれぞれアドレスバツ
フアBY₁ないしBY_kを介してアドレス信号を受
け、デイジツト選択線C₁ないしC_oのうちの１本
を選択し、その信号レベルを高レベルとする。

Ｘデコーダ１によつて選択された行におけるメ
モリセルの伝送ゲートMISFETがオン状態とな
り、メモリセルのフリツプフロツプはこの伝送ゲ
ートMISFETを介してそれぞれに対応するデイ
ジツト線に接続する。

Ｙデコーダ３によつて選択された列のデイジツ
ト線がカラム入出力回路４を介してコモンデータ
線に接続される。その結果、Ｘデコーダ１とＹデ
コーダ３によつて選択されたメモリセルがコモン
データ線に接続されることになる。

選択された行において、メモリセルの
MISFETQ₁，Q₂がデイジツト線に接続した上記
負荷手段を負荷とするようになり、一対のデイジ
ツト線の電位はこのメモリセルの記憶情報によつ
て決まるようになる。選択されたデイジツト線の
電位によつてコモンデータ線の電位が決まるよう
になる。コモンデータ線の電位、すなわち選択し
たメモリセルの記憶情報は、読み出し回路６によ
つて読み出される。

書き込み回路５によつて例えばコモンデータ線
CD₁が高レベルにされ、CD₀が低レベルにされる
と、選択されたメモリセル、例えばMS₁₁の
MISFETQ₁がこのコモンデータ線CD₀の低レベ
ルによつてオフ状態となり、このQ₁のオフ状態
によつてQ₂がオン状態となる。すなわち選択し
たメモリセルに情報が書き込まれる。

この実施例において、特に制限されないが、読
み出し回路６の出力端子と書き込み回路５の出力
端子とは共通に入出力端子Ｉ０に接続されてい
る。

上記の書き込み回路５は、チツプ選択信号
と書き込み制御信号を受ける書き込み制御回
路７により制御され、読み出し回路６は、同様な
信号を受ける読み出し制御回路８により制御され
る。

第１図のメモリ回路は、チツプ選択信号の
低レベルで待期状態になり、高レベルで選択状態
になる。またテツプ選択時に書き込み制御信号
WEの低レベルにより書き込み状態となり、高レ
ベルにより読み出し状態となる。

第４図は、第１図のメモリ回路のタイミングチ
ヤートの一例を示している。なお、同図で実線は
書き込み動作の場合を示し、破線は読み出し動作
の場合を示している。

書き込み動作において、Ｘアドレス入力端子
X₁ないしX_iおよびＹアドレス入力端子Y₁ないし
Y_kに加えられるアドレス入力は、時刻t0におい
て更新される。上記時刻と必ずしも同時刻である
必要はないが、書き込み制御信号は高レベル
が低レベルにされる。

チツプ非選択時に高レベルにあつたチツプ選択
信号は、時刻t1において低レベルにされる。
チツプ選択信号および書き込み制御信号が
低レベルになることにより、書き込み制御回路７
の出力信号１は若干遅れた時刻t3において高
レベルから低レベルに変化する。上記出力信号
WE１が低レベルになることによつて、書き込み
回路５が動作を開始する。

時刻t5において、チツプ選択信号が低レベ
ルから再び高レベルにもどることによつて書き込
み制御回路７の出力信号１は、時刻t7におい
て低レベルから高レベルにもどる。

時刻t10において書き込み制御信号は低レ
ベルから再び高レベルにもどされる。なお、読み
出し制御回路８の出力信号IOCは、書き込み制御
信号の低レベルによつて第４図に示したように高
レベルを維持する。

チツプ選択信号の低レベルと書き込み制御
信号の高レベルとによりメモリ回路は読み出
し動作をする。

時刻t1でチツプ選択信号低レベルになるこ
とにより読み出し制御回路８の出力信号IOCが時
刻t4において高レベルから低レベルになり、その
結果、読み出し回路６が動作を開始するようにな
る。

時刻t5においてチツプ選択信号が高レベル
にもどることにより、時刻t9において出力信号
IOCが高レベルにもどり、読み出し回路６は動作
停止する。

書き込み制御回路７及び読み出し回路８は、特
に制限されないが、その具体的回路は第５図のよ
うになる。

書き込み制御回路７は、MISFETQ₆₁ないし
Q₆₃によつて構成されるノアゲート回路と、それ
ぞれがMISFETQ₆₄とQ₆₅、Q₆₆とQ₆₇、Q₆₈とQ₆₉
によつて構成される３個のインバータ回路とから
成る。その出力１及び２によつて書き込
み回路５を制御し、出力WE３によつて後述する
回路１０を制御する。

読み出し制御回路８は、それぞれが
MISFETQ₇₀とQ₇₁、Q₇₂とQ₇₃、Q₇₄とQ₇₅、Q₇₉と
Q₈₀によつて構成される４個のエンバータ回路
と、MISFETQ₇₆ないしQ₇₈によつて構成される
ノアゲート回路とから成る。その出力IOCによつ
て読み出し回路６を制御する。

なお、MISFETQ₆₁，Q₆₄等は、デイプレツシ
ヨン型であり、図示のようにソース・ドレイン間
に破線が付けられていることによつてエンハンス
メント型MISFET、例えばQ₆₂，Q₆₃等と区別し
て表示されている。

第２図は、第１図の回路におけるデイジツト線
D₁₁に接続した負荷手段R₁₁の具体的回路例を示
している。他の負荷手段R₀₁などもR₁₁と同じ構
成である。

負荷手段R₁₁は、図示のようにゲート・ソース
間の短絡されたデイプレツシヨン型MISFETQ₉
とゲート・ドレイン間の短絡されたエンハンスメ
ント型MISFETQ₁₀及びQ₁₁の直列接続からなる。
この負荷手段はデイジツト線D₁₁に供給する電流
がほぼ零であつても２個のエンハンスメント型
MISFETQ₁₀，Q₁₁のしきい値電圧V_thによつて決
まる電圧降下2V_thを生ずる。そのため、デイジツ
ト線D₁₁の信号の高レベルをV_cc−2V_th（但しV_ccは
電源電圧）におさえる。デイプレツシヨン型
MISFETQ₉は、電流制限素子として動作し、メ
モリセルへの情報書き込み時に、負荷手段R₁₁か
らデイジツト線D₁₁に流れる電流を制限するため
に使用される。

第６図は、第１図のＹデコーダ３の具体的回路
例を示している。このＹデコーダ３は、複数のノ
アゲート回路から成る。出力線Y₁を持つノアゲ
ート回路は、デイプレツシヨン負荷MISFETQ₅₅
と入力用のエンハンスメント型MISFETQ₅₆ない
しQ₅₇とによつて構成されている。入力用
MISFETQ₅₆ないしQ₅₇のゲートには、それぞれ
を第７図に詳細に示したようなアドレス入力A_iに
対し、非反転信号a₀と反転信号₀とを出力するア
ドレスバツフアの複数個からの出力が適当に選択
されて加えられる。MISFETQ₅₆ないしQ₅₇のゲ
ート入力の少なくとも１つが高レベルなら、出力
線Y₁には非選択レベル、すなわち低レベルの信
号が出力する。入力ゲートのすべてが低レベルに
なると出力線Y₁には選択レベル、すなわち高レ
ベルの信号が出力する。デイプレツシヨン負荷
MISFETQ₅₅では、エンハンスメントMISFETに
おけるようなしきい値電圧による電圧降下を生じ
ないので、Ｙデコーダの出力信号の高レベルは、
ほぼ電源電圧V_ccにまで達する。

第８図は、後述する回路１０，１１とともに、
書き込み回路５と読み出し回路６の具体的回路を
示している。

書き込み回路５は、それぞれがMISFETQ₉₅と
Q₉₆、Q₉₇とQ₉₈、Q₉₉とQ₁₀₀により構成される３個
のインバータ回路と、それぞれがMISFETQ₁₀₁
ないしQ₁₀₄、Q₁₀₇ないしQ₁₁₀により構成される２
個のノアゲート回路と、それぞれが
MISFETQ₁₀₅とQ₁₀₆、Q₁₁₁とQ₁₁₂により構成され
る２個のプツシユプル出力回路とから成る。この
回路５のMISFETQ₉₆のゲートは入出力端子Ｉ０
に接続し、Q₁₀₂とQ₁₀₈のゲートは第５図の書き込
み制御回路７の出力線１に接続し、Q₁₀₃と
Q₁₁₀のゲートは上記回路７の出力線２に接続
している。プツシユプル出力回路の
MISFETQ₁₀₅のソースとQ₁₀₆のドレインはコモン
データ線CD₀に接続し、Q₁₁₁のソースとQ₁₁₂のド
レインはコモンデータ線CD₁に接続している。

第５図の回路構成により、上記出力線１と
WE２の信号レベルは、書き込みのためのチツプ
選択期間、すなわちチツプ選択信号と書き込
み制御信号との両方が低レベルとなつている
期間だけ低レベルとなる。この期間においては
MISFETQ₁₀₂，Q₁₀₃，Q₁₀₈，Q₁₁₀のオフ状態によ
り上記の２つのノアゲート回路の出力端には、入
出力端子Ｉ０の信号レベルに応じた互いに逆相の
信号が現われ、この２つのノアゲート回路の出力
に応じて上記の２つのプツシユプル出力回路の出
力端には互いに逆相の信号が現われる。すなわ
ち、入出力端子Ｉ０の信号が高レベルなら、一方
のプツシユプル出力回路は、コモンデータ線CD₁
を高レベルとし、他方のプツシユプル出力回路は
コモンデータ線CD₀を低レベルとする。端子Ｉ０
の信号が逆に低レベルなら、コモンデータ線CD₁
を低レベルとし、CD₀を高レベルとする。

読み出しのためのチツプ選択期間及びチツプ非
選択期間において上記出力線WE１とWE２の信
号レベルは高レベルであり、上記の２つのノアゲ
ート回路のそれぞれの出力信号は入出力端子Ｉ０
の信号レベルのにかかわらず低レベルとなる。こ
の期間においては上記２つのプツシユプル出力回
路はMISFETQ₁₀₅，Q₁₀₆，Q₁₁₁，Q₁₁₂がすべてオ
フ状態となるので出力をフローテイングにする。

読み出し回路６は、MISFETQ₁₁₃ないしQ₁₂₁に
より構成される１段目差動回路と、Q₁₂₂ないし
Q₁₂₅により構成される２段目差動回路と、上記２
段目差動回路と同一構成の３段目差動回路と、そ
れぞれがQ₁₂₆ないしQ₁₂₈，Q₁₂₉ないしQ₁₃₁により
構成されるノアゲート回路及びQ₁₃₂とQ₁₃₃とによ
り構成されるプツシユプル出力回路とから成る。
なお、１段目差動回路において、Q₁₂₁を介してゲ
ートにバイアスを受けるQ₁₂₀は、Q₁₁₈とQ₁₁₉のソ
ース負荷となる。Q₁₁₇は、Q₁₁₈とQ₁₁₉のソース出
力に応じたドレイン電流を生ずる。Q₁₁₇ないし
Q₁₂₁の回路による負帰還動作により、１段目差動
回路の出力レベルはほぼ一定になるように制御さ
れる。

第５図の構成により出力線IOCは、読み出しの
ためのチツプ選択期間に低レベルとなる。この期
間において第８図のMISFETQ₁₂₈，Q₁₃₁がオフ状
態となり、上記回路６における２つのノアゲート
回路の出力端には、コモンデータ線CD₁，CD₀の
レベルに応じた互いに逆相の信号が出力し、この
ノアゲート回路の出力に応じてプツシユプル回路
に信号が現われる。すなわちコモンデータ線CD₁
が高レベル、CD₀が低レベルなら、Q₁₃₂，Q₁₃₃か
らなる出力回路は高レベルを出力する。逆にコモ
ンデータ線CD₁が低レベル、CD₀が低レベルな
ら、低レベルを出力する。

書き込みのためのチツプ選択期間及びチツプ非
選択期間において上記出力線IOCの信号が高レベ
ルとなり、MISFETQ₁₂₈，Q₁₃₁はオン状態とな
る。そのため、回路６における上記２つのノアゲ
ート回路の出力はコモンデータ線CD₁，CD₀の信
号レベルに関係なく低レベルとなる。プツシユプ
ル出力回路は、２つのMISFETQ₁₃₂とQ₁₃₃の同時
のオフ状態により出力をフローテイングにする。

この実施例においては、デイジツト線に接続す
る負荷手段を前記の第２図のように構成したこと
により、次に説明するように、メモリセルの記憶
情報を高速度で読み出すことができるようにな
る。

メモリセルは、その伝送ゲートMISFETQ₃，
Q₄がオフ状態であると内部の高負荷抵抗R₁，R₂
とMISFETQ₁，Q₂とによつて情報を記憶してい
る。記憶情報の“１”は、例えばMISFETQ₁が
オフ状態にありQ₂がオン状態であることと対応
させられ、逆に“０”はQ₁がオン状態でありQ₂
がオフ状態であることと対応させられる。

メモリセルMS₁₁を選択し、その記憶情報を読
み出すとしたときの回路動作は次のようになる。
なおメモリセルMS₁₁は予め“１”を記憶してい
るものとする。またコモンデータ線は以前の状態
に従つて高レベルをその浮遊容量（図示しない）
に保持しているものとする。

Ｘデコーダによつてワード線W₁の高レベルに
なると、第１行目のメモリセルMS₁₁ないしMS_1o
が選択され、その伝送ゲートMISFETQ₃，Q₄が
オン状態となる。

上記MISFETQ₃，Q₄のオン状態により、メモ
リセルMS₁₁のMISFETQ₁，Q₂に対し、デイジツ
ト線Ｄ１₁，Ｄ０₁に接続した比較的抵抗値の負荷
手段R₁₁、R₀₁が負荷となる。予めの記憶情報に
従つてMISFETQ₁がオフ状態であるので、負荷
手段R₁₁には電流が流れず、この負荷手段は前記
のようにほぼ2V_thの電圧降下しか生じない。その
結果、デイジツト線Ｄ１₁はV_cc−2V_thの高レベル
となる。これに対し、MISFETQ₂がオン状態で
あることにより、負荷手段R₀₁に電流が流れ、こ
の負荷手段R₀₁は比較的大きい電圧降下を生じ
る。その結果、デイジツト線Ｄ０₁は低レベルと
なる。

Ｙデコーダ３は出力線C₁の高レベルによつて
カラム入出力回路４のMISFETQ₅，Q₆がオン状
態となり、デイジツト線Ｄ１₁，Ｄ０₁のレベルは
それぞれコモンデータ線CD₁，CD₀に転送され
る。

第９図Ａは、Ｙデコーダ３の選択される出力線
C₁における信号変化曲線とデイジツト線Ｄ１₁に
おける信号レベルDH₂とデイジツト線Ｄ０₁にお
ける信号レベルDL₂との関係を示している。な
お、Ｙデコーダ３の出力信号は回路構成上、Ｘデ
コーダ１の出力信号と同時もしくは若干早い時期
に変化する。そのため、Ｙデコーダ３の動作開始
時においてデイジツト線Ｄ１₁，Ｄ０₁の信号レベ
ルは必ずしも固定でないか理解を容易にするため
及び説明の便宜上からこのデイジツト線の信号レ
ベルを第９図Ａでは固定レベルとして示してい
る。

第９図Ａのように、Ｙデコーダ３の選択される
出力線C₁における信号（以下信号C₁と称する）
は、時刻t20において低レベルから立上り始める。

時刻t21において信号C₁のレベルはデイジツト
線Ｄ０₁の低レベルDL₂に達する。

時刻ｔ２２において信号C₁のレベルは、デイ
ジツト線Ｄ０₁のレベルDL₂よりしきい値電圧だ
け高くなる。従つてカラム入出力回路４の
MISFETQ₆が導通し始める。この場合、デイジ
ツト線Ｄ０₁が低レベル、コモンデータ線が高レ
ベルであるので、MISFETQ₆のデイジツト線側
の電極Ｐはソースとして作用し、コモンデータ線
側の電極P₂はドレインとして作用する。負荷手
段RC₀及び浮遊容量（図示しない）よつて高レベ
ルとなつていたコモンデータ線CD₀のレベルは、
MISFETQ₆の導通の開始によつて、第９図Ｂの
曲線CL₂のようにデイジツト線Ｄ０₁のレベルに
低下し始める。なお、コモンデータ線CD₀のレベ
ル低下速度は、コモンデータ線CD₀及びデイジツ
ト線Ｄ０₁のそれぞれの浮遊容量、MISFETQ₆の
オン抵抗によつて決まる。

信号C₁は、時刻t24において高レベルにあるデ
イジツト線Ｄ１₁のレベルに達し、時刻t25におい
てデイジツト線Ｄ１₁のレベルよりもしきい値電
圧V_thだけ高くなる。その結果、MISFETQ₅が導
通を開始する。コモンデータ線CD₁のレベルは第
９図Ｂの曲線CH₂のように変化する。

コモンデータ線CD₁とCD₀との上記のレベル差
に対し読み出し回路６が応答する。読み出し回路
６の１段目差動回路のMISFETQ₁₁₃のソースと
Q₁₁₄のドレインとの節点P₅には第９図Ｃの曲線
P₅₂のようにほぼ時刻t23でレベルが決まる信号が
現われる。

デイジツト線に接続する第２図のような負荷手
段からエンハンスメント型MISFETQ₁₁を除去し
た場合、情報読み出し時のデイジツト線Ｄ１₁の
高レベルは第９図ＡのレベルDH₂から
MISFETQ₁₁のしきい値電圧だけ高いレベルDH₁
に変る。メモリセルのオン状態のMISFETQ₂，
Q₄のコンダクタンスと負荷手段のコンダクタン
スとにより、デイジツト線Ｄ０₁の低レベルは第
９図ＡのレベルDL₂からDL₁に増加する。

上記のレベル増加により、MISFETQ₅，Q₆が
導通状態となる信号C₁のレベルが増加し、その
結果、コモンデータ線CD₀のレベル変化は第９図
Ｂの破線CL₁のように遅れ、またコモンデータ線
CD₁のレベル変化も同図Ｂの破線CH₁のように遅
れる。

読み出し回路の前記節点P₅のレベルは第９図
Ｃの破線P₅₁のようになる。

この実施例においては、第２図のような負荷手
段を使用してデイジツト線のレベルを低下させる
ことにより、信号C₁の比較的低レベルからカラ
ム入出力回路４のMISFETQ₅，Q₆の導通状態に
すること及びデイジツト線のレベルと信号C₁の
レベルとの差が大きくなることにより
MISFETQ₅，Q₆のソース・ゲート間電圧が大き
くなり、そのソース・ドレイン間コンダクタンが
大きくなることから、デイジツト線とコモンデー
タ線との間のデータ転送が高速度で行なわれるよ
うになる。

第１１図は、駆動MISFETとそのドレインに
接続された負荷MISFETから成るインバータ回
路の入力電圧V_I対出力電圧V₀特性を示している。
回路の利得は特性曲線の傾斜が急であるほど大き
い。MISインバータ回路においては、入力信号が
駆動トランジスタのしきい値電圧V_thに近いほど
大きくなる。

この実施例において、コモンデータ線CD₁，
CD₀のレベルは、デイジツト線の負荷によつて低
下させられており、読み出し回路は、高利得で動
作することになる。

その結果、この実施例によると、読み出し回路
も高速動作するようになる。

第１２図ないし第１５図は、第２図の負荷手段
に変る変形例を示している。第１２図では、第２
図のMISFETQ₉に相当するMISFETQ₁₃₅と
MISFETQ₁₀に相当するMISFETQ₁₃₄とが入れか
えられている。第１３図では、MISFETQ₁₃₇と
Q₁₃₈とにより構成した分圧回路によつて
MISFETQ₁₃₉のソースからデイジツト線Ｄ１₁に
加える電圧を低下させるようにしている。第１４
図ではMISFETQ₁₄₁を書き込み制御信号によ
つて制御するようにしている。この負荷手段は、
読み出し動作時、がハイレベルであり、2V_th
の電圧降下を生じる。

第１５図では、第２図のMISFETQ₉ないしQ₁₁
と類似のMISFETQ₁₄₂ないしQ₁₄₄から成る直列回
路とMISFETQ₁₄₅及びQ₁₄₆から成る直列回路とを
並列接続している。この第１５図の回路では、
MISFETQ₁₄₆を、後述する電源電圧検出回路９
と類似の回路により制御する。電源電圧が電源電
圧検出回路の検出電圧よりも低下した場合、この
電源電圧検出回路からの高レベルの検出信号が
MISFETQ₁₄₆のゲートに加えられる。第１５図
の回路では、MISFETQ₁₄₆のようなスイツチ制
御により、電源電圧が上記検出レベルより大きい
場合、MISFETQ₁₄₂ないしQ₁₄₄により2V_thの電圧
降下が生じるようにされ、電源電圧が上記検出レ
ベルより小さい場合、MISFETQ₁₄₆によりV_thの
電圧降下が生じるようにされる。第１５図の回路
では、このように電源電圧によりMISFETQ₁₄₆
をスイツチ制御するので、デイジツト線の高レベ
ルが電源電圧の低下時に増加するようにされる。
その結果、読み出し回路６は電源電圧によらずほ
ぼ一定の電圧を受けるようになる。そのため、第
１５図の負荷手段を使用する場合、回路は比較的
低電源電圧でも充分に動作するようになる。

この実施例に従うと、コモンデータ線CD₁，
CD₀は負荷手段RC₁，RC₀とチツプ選択終了時に
動作するパルス発生回路１０によつて制御される
スイツチ回路１１とによつて、チツプ非選択時に
同電位とされ、かつデイジツト線の高レベルと同
レベルにされる。その結果、再びチツプ選択状態
となつたときのメモリ回路のアクセス時間が短縮
される。これに対し、コモンデータ線CD₁，CD₀
に上記のような負荷手段RC₁，RC₀及び回路を接
続しない場合、チツプ非選択時にコモンデータ線
の一方は、以前のチツプ選択時に決められた高レ
ベルを浮遊容量に保持し、他方は低レベルを保持
する。再びチツプ選択状態となり、メモリセルの
記憶情報を読み出す場合、この記憶情報が上記コ
モンデータ線のレベルを逆転させる値であると
き、上記の一方のコモンデータ線は高レベルから
低レベルまで変化し、他方のコモンデータ線は低
レベルから高レベルまで変化する。その結果、一
対のコモンデータ線間の電位差が読み出し回路で
必要とする充分な電位差になるまで比較的長時間
を要する。

前記負荷手段RC₁とRC₀とは同じ構成であり、
RC₁だけについてその具体的回路を第３図に示し
ている。この負荷手段RC₁は、前記デイジツト線
に接続する第２図に示した負荷手段と同様な構成
になつている。

パルス発生回路１０とスイツチ回路１１との具
体的回路は、前記の第８図に示されている。

パルス発生回路１０は、それぞれMISFETQ₈₁
とQ₈₂、Q₈₃とQ₈₄により構成された２個のインバ
ータ回路、Q₈₅ないしQ₈₈により構成されたシユ
ミツト回路及びQ₈₉ないしQ₉₀により構成された
２入力ノアゲート回路から成る。上記ノアゲート
回路の一方には、第５図の書き込み制御回路７か
らの出力信号WE３が上記２つのインバータ回路
とシユミツト回路を介して遅延して加えられ、他
方の入力端子には上記出力信号WE３が直接加え
られる。

第５図の回路構成により、上記信号WE３は、
書き込み動作時に高レベルとなり、チツプ非選択
時及び読み出し動作時に低レベルとなる。信号
WE３が低レベルの場合、MISFETQ₈₉のゲート
入力が高レベルとなるので回路１０の出力WRは
低レベルとなる。同様にWE３が高レベルの場
合、MISFETQ₉₁のゲート入力が高レベルとなる
ので出力WRはやはり低レベルである。

上記回路１０の出力WRは、上記信号WE３が
高レベルから低レベルに変化し、MISFETQ₉₁が
オフ状態になつてから、MISFETQ₈₁ないしQ₈₈
の回路の遅延によつてQ₈₉のゲート入力が高レベ
ルになりQ₈₉がオン状態になるまでの期間に高レ
ベルとなる。WE３とWRは前記の第４図に示さ
れている。

スイツチ回路１１は、電源V_ccと一方のコモン
データ線CD₁との間の接続されたMISFETQ₉₂、
電源V_ccと他方のコモンデータ線との間に接続さ
れたMISFETQ₉₃及びコモンデータ線間に接続さ
れたMISFETQ₉₄とからなる。これら
MISFETQ₉₂ないしQ₉₄は、上記パルス発生回路
１０の出力WRの高レベルによつてオン状態とな
る。

第１０図Ａは、第４図の信号WRを再掲し、同
図Ｂは一対のコモンデータ線の電位変化を示して
いる。時刻t8以前のチツプ選択期間により一方の
コモンデータ線例えばCD₁の信号CH₂は高レベル
になつており、他方のコモンデータ線例えばCD₀
の信号CL₂は低レベルになつている。

時刻t8において信号WRによりスイツチ回路１
１の各MISFETが導通し始める。MISFETQ₉₂，
Q₉₃はそれぞれコモンデータ線CD₁，CD₀の電位
を電源V_ccまで持ち上げるように作用し、
MISFETQ₉₄はコモンデータ線CD₁とCD₀の相互
の電位差を０にするように作用する。コモンデー
タ線の電位の変化速度は、MISFETQ₉₂ないし
Q₉₄のコンダクタンスとコモンデータ線の浮遊容
量とにより制限される。

パルス発生回路１０の各MISFETの適当な設
けにより信号WRが高レベルとなる時間t₈〜t₉が
設定される。その結果、コモンデータ線CD₁と
CD₀の電位は、第１０図Ｂのように、ほぼ負荷手
段RC₁、RC₀によつて決まる電位まで上昇させら
れらる。MISFETQ₉₂ないしQ₉₄がオフ状態とな
る時刻t9以後の時刻では、コモンデータ線CD₁，
CD₀の電位は、負荷手段RC₁、RC₀によつて維持
される。

なお、チツプ非選択期間が比較的長い場合、コ
モンデータ線CD₁，CD₀の電位が負荷手段RC₁、
RC₀によつても上昇するので、スイツチ回路１１
から電源V_cc・コモンデータ線間のMISFETQ₉₂
及びQ₉₃を除去することも可能である。しかしな
がら、負荷手段RC₁、RC₀は、読み出し期間にお
いて選択されたメモリセルの負荷として作用し、
コンダクタンスが制限される。MISFETQ₉₂及び
Q₉₃を設けることによつてコモンデータ線CD₁，
CD₀を比較的短時間で同電位かつデイジツト線の
高レベルと同電位にすることができ、チツプ非選
択期間が短い場合でもメモリ回路が充分に動作す
るようになる。

この実施例によると、より低い電源電圧のもと
でもメモリセルが記憶動作を続け、またメモリセ
ルの記憶情報が破壊しないようにされる。

第１図のＸデコーダ１の具体的回路は、第１６
図のように構成される。

Ｘデコーダ１のワード線W₁を選択するための
回路は、第１６図のようにMISFETQ₃₉ないし
Q₄₁により構成されるノアゲート回路と、
MISFETQ₄₂とQ₄₃により構成されるインバータ
回路と、MISFETQ₄₄とQ₄₅とにより構成される
プツシユプル出力回路とから成る。

上記ノアゲート回路のMISFETQ₄₀ないしQ₄₁
のゲートには、前記第７図に示したようなアドレ
スバツフア回路の複数個からの記号が適当に選択
して加えられる。

ワード線W₁を選択する場合、上記
MISFETQ₄₀ないしQ₄₁のすべてのゲート入力が
低レベルとなり、ノアゲート回路は高レベルの信
号を出力する。その結果、Q₄₄とQ₄₅から成るプ
ツシユプル出力回路から高レベルの信号が出力す
る。

逆にワード線W₁を選択しない場合、
MISFETQ₄₀ないしQ₄₁のゲート入力のうち少な
くとも１個が高レベルとなり、上記ノアゲート回
路は低レベルの信号を出力する。

電源電圧V_ccが低下した場合、アドレスバツフ
アの高レベル信号のレベルが低下する。電源電圧
V_ccの低下が大きい場合、アドレスバツフアの高
レベル信号は、Ｘデコーダのノアゲート回路にと
つて高レベルであるとは見なされなくなつてく
る。その結果、ノアゲート回路が、選択されてい
ないにもかかわらず高レベル信号を出力するよう
になり、プツシユプル出力回路は対応するワード
線を高レベルにしてしまう。

同一デイジツト線に接続する複数のメモリセル
の伝送ゲートMISFETがオン状態となることに
より、メモリセルのフリツプフロツプ相互がデイ
ジツト線を介して不所望に結合してしまうことに
なる。この相互を結合するメモリセルが相互に異
なる記憶情報を持つている場合、一方のメモリセ
ルが他方のメモリセルの記憶情報を破壊してしま
うことになる。

この実施例においてはＸデコーダ１のノアゲー
ト回路にそれぞれ追加の入力端子とするための
MISFETQ₅₃ないしQ₅₄がそれぞれ設けられる。
これらのMISFETQ₅₃ないしQ₅₄は、電源電圧検
出回路９の出力によつて、電源電圧V_ccが比較的
大きく低下した場合にオン状態とされる。

その結果、各ワード線に対応するプツシヨプル
出力回路は、電源電圧が比較的大きく低下したと
き、低レベル信号を出力するようになり、メモリ
セルの記憶情報の上記のような破壊は防がれる。

電源電圧回路９は、第１６図のようにデイプレ
ツシヨンMISFETQ₂₅とQ₂₆からなる第１の分圧
回路とエンハンスメントMISFETQ₂₇とデイプレ
ツシヨンMISFETQ₂₈からなる第２の分圧回路
と、MISFETQ₂₉ないしQ₃₂からなる第１の差動
回路と、上記第１の差動回路と同一構成の第２、
第３の差動回路B₁，B₂と、それぞれがQ₃₃とQ₃₄、
Q₃₅とQ₃₆からなる第１、第２のインバータ回路
と、Q₃₇とQ₃₈からなるプツシユプル出力回路と
からなる。

第１の分圧回路は、それぞれゲート・ソース間
を短絡したデイプレツシヨンMISFETQ₂₅とQ₂₆
とからなるので、その分圧出力Ａは相互のコンダ
クタンス比と電源電圧V_ccとに比例した値となる。
これに対し、第２の分圧回路は、ゲート・ドレイ
ン間を短絡したエンハンスメントMISFETQ₂₇と
ゲート・ソース間を短絡したMISFETQ₂₈とから
なるので、その分圧出力Ｂは、Q₂₇のしきい値電
圧V_th以上の電源電圧における相互のコンダクタ
ンスの比と電源電圧V_ccとに比例した値となる。

MISFETQ₂₅とQ₂₆との相互、及びQ₂₇とQ₂₈の
適当な設計により、第１７図のように、所定の電
源電圧より大きい電圧において出力Ｂを出力Ａよ
りも大きくし、上記所定電源電圧以下で出力Ａを
出力Ｂよりも大きくすることができる。

第１６図の電圧検出回路９において、電源電圧
V_ccが上記の所定電圧以上であるとインバータ回
路Q₃₃，Q₃₄の出力が高レベル、インバータ回路
Q₃₅，Q₃₆の出力が低レベルであるので、プツシ
ユプル出力回路Q₃₇，Q₃₈の出力は第１７図の曲
線Ｃのように低レベルである。これに対し、電源
電圧V_ccが上記の所定電圧以下になると、上記出
力回路の出力は高レベルとなる。電源電圧V_ccが
更に低下すると、その出力は電源電圧V_ccととも
に低下する。しきい値電圧V_thL以上の出力によつ
て前記MISFETQ₅₃ないしQ₅₄がオン状態となる。

第１６図の電源電圧検出回路においては、２つ
の分圧回路相互の差電圧をMISFETの相互のコ
ンダクタンス比によつて任意に変更することがで
きる。また、差電圧をつくることによつて
MISFETQ₂₉ないしQ₃₂のような増幅回路を使用
することができ、したがつて高感度である。

本発明は実施例に限定されない。例えばデイジ
ツト線に接続する負荷手段として第１５図のよう
な負荷手段を使用し、この負荷手段を第１６図の
電圧検出回路９よりも検出電圧を大きくした他の
電圧検出回路により制御するようにすることがで
きる。この場合、デイジツト線のレベルが読み出
し回路の動作を保証しえなくなる値に低下した
時、上記デイジツト線に接続する負荷手段を制御
することによりデイジツト線のレベルを上昇さ
せ、更に電源電圧がＸデコーダ１の動作を保証し
えなくなる値にまで低下したとき、このＸデコー
ダ１の動作を停止するようにすることができる。

【図面の簡単な説明】

第１図は実施例のメモリ回路のブロツク図、第
２図は第１図のブロツクR₁₁の詳細な回路図、第
３図は第１図のブロツクRC₁の詳細な回路図、第
４図は第１図のメモリ回路のタイミングチヤート
図、第５図は第１図のブロツク７と８の詳細な回
路図、第６図は第１図のブロツク３の詳細な回路
図、第７図は第１図のブロツクBX又はBYの詳
細な回路図、第８図は第１図のブロツク５，６、
１０及び１１の詳細な回路図、第９図及び第１０
図は第１図のメモリ回路の動作波形図、第１１図
は第８図の回路の特性曲線図、第１２図ないし第
１５図は他の実施例の回路図、第１６図は第１図
のブロツク１及び９の詳細な回路図、第１７図は
第１６図の回路の特性曲線図である。 １……Ｘデコーダ、２……メモリ・マトリク
ス、３……Ｙデコーダ、４……カラム入出力回
路、５……書き込み回路、６……読み出し回路、
７……書き込み制御回路、８……読み出し制御回
路、９……電源電圧検出回路、１０……パルス発
生回路、１１……スイツチ回路。

Claims (1)

1. 【特許請求の範囲】 １ メモリセルと、上記メモリセルが接続された
   一対のデイジツト線と、一対のコモンデータ線
   と、選択信号により制御され上記一対のデイジツ
   ト線と上記一対のコモンデータ線とを結合させる
   第１スイツチ手段と、上記一対のコモンデータ線
   に結合されタイミング信号によつて上記一対のコ
   モンデータ線間の電位差を減少せしめるようにス
   イツチ制御される第２スイツチ手段と、制御信号
   に応答されかかる制御信号が変化されてから所定
   期間上記第２スイツチ手段を動作せしめる上記タ
   イミング信号を形成する制御回路と、を備えてな
   ることを特徴とするメモリ回路。 ２ 上記メモリセルは、フリツプフロツプを構成
   するMISFETと伝送ゲートMISFETとからなり、
   上記第１及び第２スイツチ手段はMISFETから
   なることを特徴とする特許請求の範囲第１項記載
   のメモリ回路。 ３ 上記制御回路は、チツプ選択信号と書き込み
   制御信号とにもとづいて上記タイミング信号を形
   成するように構成されてなることを特徴とする特
   許請求の範囲第１項又は第２項記載のメモリ回
   路。