JPH0262945B2 - - Google Patents
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- JPH0262945B2 JPH0262945B2 JP61101833A JP10183386A JPH0262945B2 JP H0262945 B2 JPH0262945 B2 JP H0262945B2 JP 61101833 A JP61101833 A JP 61101833A JP 10183386 A JP10183386 A JP 10183386A JP H0262945 B2 JPH0262945 B2 JP H0262945B2
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- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
- H10D30/4732—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT using Group III-V semiconductor material
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/60—Impurity distributions or concentrations
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- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
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- Junction Field-Effect Transistors (AREA)
Description
(ア) 産業上の利用分野
この発明は二次元電子層を利用した高移動度の
電界効果トランジスタの改良に関する。より具体
的には、AlInAs／GaInAs電界効果トランジスタ
のゲート電極の逆耐圧特性を高める改良に関す
る。 (イ) 従来技術 GaAsを基板とする電界効果トランジスタ
（MES FET）は既に実績がある。Si基板の上に
作られたFET（接合型FET、MOS FET）より
も、電子移動度が速いので、高速論理素子などに
最適であるる。 しかし、MES FET（Metal Semiconductor
field effect transistor）は、Siを基板とする
FETと本質的な動作が同一である。電子がキヤ
リヤとなる場合は、チヤンネルがｎ型の半導体と
なつており、ｎ型不純物から電子が供給される。 電子が走行するチヤンネルにはｎ型不純物が存
在し、これを中和するように電子が等量分布して
いる。不純物原子による電子の散乱という問題が
ある。 キヤリヤを増そうとすると、これを与える不純
物のドーピング量も増さなくてはならない。この
ため不純物によるキヤリヤの散乱断面積も増加す
る。 不純物散乱によつて電子移動度が制御される、
という問題があつたのである。これは、キヤリヤ
である電子と、これを供給するｎ型不純物が同一
の領域（チヤンネル）に存在するというFETの
構造である限り避ける事ができない。 GaAsではなく、混晶を使つたMES FETもい
くつか提案されている。本発明のFETに似た点
があるので予め説明する。 HIDEO OHNO et al.“Double
Heterostructure Ga0.47In0.53As MESFETs by
MBE”IEEE ELECTRON DEVICE
LETTERS、VOL.EDL−１、No.８、August
1980p.154−155 このFETの基板はInPで、これに格子整合する
ように、AlInAs、GaInAs、AlInAsが順に分子
線エピタキシーによつて成長してある。上から順
に書くと (a) ゲート電極（Al）シヨツトキ接合 (b) AlInAs（600Å） (c) GaInAs（Geドープ1250Å） (d) AlInAs（1000Å） (e) InP（基板、Ｆドープ、半絶縁性） のようであつて、ソース、ドレイン電極は、(c)の
GaInAsの上にAuGe電極として形成され、合金
処理により、オーミツクコンタクトを得ている。 Al0.48In0.52Asを単にAlInAsと書き、Ga0.47
In0.53Asを単にGaInAsと書く。これは、添字を
付すのが面倒なためである。0.48や0.47という値
はInP基板と格子整合するという条件から決まつ
てしまい、パラメータではない。従つて、略した
表記法であつても、組成は決まつているのであ
る。本明細書に於て、以下も同様である。 (b)のAlInAsはゲートのシヨツトキバリヤの高
さを高めるために入れてある。 活性層はGeドープGaInAsである。ドレンソー
ス電極はこの層にオーミツクコンタクトしてい
る。シヨツトキバリヤは(b)の存在により、0.8eV
になつたとされている。(b)のないものは、0.2eV
であつた。 GaInAsが上下から、AlInAs層によつて挾まれ
ているのでダブルヘテロと名づけられている。ま
た、ドレイン・ソース間電圧が5Vで、ゲート電
圧0Vの時の、相互コンダクタンスが57ms／mmで
あつたとされる。極めてよい値である。 Ｓはジーメンスで、オームの逆数である。mho
（モー）と書く事もある。両者は同一の単位であ
る。msはミリジーメンスである。1/1000の単位
である。mmが分母にくるのは、ゲート、ソース、
ドレインの幅と、相互コンダクタンスが比例する
ので、１mmの幅あたりの相互コンダクタンスで評
価する。実際にゲート等の幅が１mmあるというわ
けではない。 このような単位はMOS FET、MES FETの
評価のために、広く一般的に使用されている。 このMES FETで(d)AlInAsは、単なるバツフ
ア層であつて、InP基板と活性層GaInAsとを遮
断しているにすぎない。 GaInAsにチヤンネルが形成されており、不純
物Geがここに多数ドープされている。電子は不
純物散乱を受ける。電子移動度は、不純物の存在
により制限される。このような従来のMES EFT
と同じ難点があつた。電子移動度は4000cm2／
Vsec程度である。 このようなものでなく、不純物のないチヤンネ
ルの中を電子が走行する、という形にすれば、よ
り高速性が得られるはずである。 このような電界効果トランジスタとして、 AlGaAs／GaAs 選択ドープ構造電界効果トランジスタが作られ
た。 GaAsはノンドープであり、この上にSiをドー
プしたAlGaAs層を分子線エピタキシヤル法
MBEによつて成長させる。Siはｎ型不純物で、
電子を供出する。しかし、この電子の一部は
AlGaAs層にとどまらず、GaAs層に入る。 これは、AlGaAsのバンドギヤツプの方が、
GaAsのバンドギヤツプより大きい事と、
AlGaAsよりもGaAsの電子親和力（election
affinity）が大きい事による。 GaAs層には電子が二次元的に存在する逆転層
ができる。厚さ方向に分布を持たないので「二次
元」という。高密度に電子が存在するので、二次
元電子ガスという事もある。界面より離れないの
は、AlGaAs層のSi+イオンからのクーロン力に
よつて束縛されているためである。 このクーロン力は面に対して、実効的に垂直に
しか働かないので、電子の二次元運動の妨げには
ならない。つまり、Si+イオンは、電子移動度を
下げる要因にはならない。 このように、キヤリヤと、キヤリヤを与える不
純物とを切り離したFETの構造をModulation−
Doped Field Effect TransistorといいMOD
FETと略記される。 二次元電子ガス（two dimensional electron
gas）は単に2DEGと略記する事もある。 特公昭59−53714、及びJapanese Journal of
Applied Physics、vol.19、L225頁（1980）に
は、このようなMOD FETをいくつか提案して
いる。 (1) AlGaAs／GaAs (2) AlGaAs／Ge (3) CdTe／InSb (4) GaSb／InAs (1)は既に述べたものである。(2)〜(4)は新しい提
案である。しかし、未だ成功を収めていない。 AlGaAs／GaAsのMOD FETより新しく
AlInAs／GaInAsのMOD FETが提案されてい
る。ここでAlInAsというのは前記のGaAsの上の
AlGaAsと同じではない。 GaAsとAlAsとは格子定数が似ているので、多
くの範囲で格子整する混晶をGaAs基板の上にエ
ピタキシヤル成長させることができる。 しかし、今回の発明の基礎となるAlInAs／
GaInAsは基板がInPであつて、GaAsではない。 InPの格子定数と、AlAs、GaAs、InAsの格子
定数とは異なる。InPの上に格子定数の同じ混晶
を成長させるという条件がある。先に述べたダブ
ルヘテロMES FETの場合と同じようにAl0.48
In0.52As、Ga0.47In0.53Asというように混晶比は一
定に決まつている。 AlGaAs／GaAsの場合AlGaAsの混晶比は特
定されない。 しかし、本発明のように、InP基板上に
AlInAs／GaInAsのエピタキシヤル成長層を設け
る場合、組成は上記のように一意的に決定され
る。 しかし、簡単のためAlInAs或はGaInAsと略記
する。これは一般的な慣習である。 AlInAs／GaInAsの電界効果トランジスタにつ
いては、 C.Y.CHEN et al.“Depletion Mode
Modulation Doped Al0.48In0.52As−Ga0.47In0.53
As Heterojunction Field Effect Transistors”
IEEE ELECTRON DEVICE LETTERS、vol.
EDL−３、No.６、June 1982p152−155、 に提案されている。 層構造を上から書くと (a) AlInAs 0.15μｍ Siドープ (b) AlInAs 0.008μｍ ノンドープ (c) GaInAs（活性層） 1.5μｍ ノンドープ (d) InP 基板 である。(a)の上にドレイン・ソース電極がオーミ
ツクコンタクトしている。(a)の上に、シヨツトキ
ー接合するゲート電極が設けられる。 ゲート電極の長さは5.2μｍ、ゲート・ソース
間、ゲート・ドレイン間の距離は2.6μｍである。
素子の幅は340μｍである。 この場合、ソース・ドレイン間の寸法より、幅
の方がずつと大きいので、電極に平行な方向を幅
というのは抵抗がある。しかし、MOS FETで
は一般に、ソース・ゲート・ドレインと並ぶ方向
を長さ（length、spacing）といい、電極に平行
な方向を幅（width）というのが習慣である。 (a)のAlInAsのSiドーピング濃度は１×1017cm-3
である。 (c)のGaInAsはノンドープであるが、(a)の
AlInAsから電子が、GaInAsに供出される。この
ためGaInAsの上面に二次元電子が形成される。 二次元電子が生ずるのは、 (i) GaInAsの電子親和力がAlInAsの電子親和力
より大きい (ii) GaInAsのバンドギヤツプより、AlInAsのバ
ンドギヤツプが大きい などの条件があるからである。 GaInAsに生ずる二次元電子密度はns＝９×
1011cm-2であつたという。相互コンダクタンス
は、300〓で31ｍｓ／mm、77〓（液体窒素温度）
で69ｍｓ／mmであつたと報告されている。 二次元電子は、これを供出するためのSiと分離
されており、Siによる散乱を受けない。このた
め、高移動度を得る事ができる。 トランジスタ動作は、通常のFETと同様であ
る。 ゲート電極に印加する電圧により、チヤンネル
に空乏層が生ずる。空乏層の大きさは電圧によつ
て変化する。ゲート電極には負の電圧をかける
が、負の電圧が大きくなると空乏層が拡がり、電
流は流れにくくなる。 負の電圧が小さくなると、空乏層も小さくな
り、電流は流れやすい。こうして、ゲート電圧に
より、ドレイン電流が制御される。 AlInAs／GaInAsのMOD FETは、前記の特
公昭59−53714、JJAP vol.19に比べて、電子移
動度が特に大きい。室温で10000cm2／ｖ・sec以上
の高い電子移動度が得られる。 これは、GaInAs中の電子の有効質量が小さい
ためである。 Si MOSFETの場合、ドーパント濃度を増すと
著しく電子移動度は減少する。ドーパントが
10+15cm-3程度の極限でも1400cm2／ｖ・sec程度に
しかならない。 ドーパントを実用的な範囲に増やすと1000cm3／
ｖ・sec以下である。GaAsのMES FETでも6000
〜7000cm2／ｖ・sec（不純物濃度による）の程度で
ある。 これらに比べて、極めて電子移動度が高いとい
う事が分る。 従つてAlInAs／GaInAsのMOD FETは、高
い相互コンダクタンス、高速動作性など優れた特
性が期待されている。 (ウ) 発明が解決しようとする問題点 AlInAs／GaInAsのMOD FETには、ゲート
電極の逆耐圧が低い、という難点がある。 ゲート電極は、AlInAs層にシヨツトキー接合
してある。 シヨツトキー接合は、半導体に金属を接触させ
た接合であつて、オーミツクコンタクトではな
く、ダイオード特性を持つている。Siのように酸
化膜SiO2を容易に得ることのできるものは、シ
ヨツトキーゲートでなく、MOSゲートを使う事
ができる。 しかし、化合物半導体の場合、絶縁膜を作るの
が困難であるからシヨツトキーゲートを使うのが
一般的である。 ここでダイオード特性というのは、順方向には
電圧を殆どかけることなく電流が流れるが、逆方
向には大電圧を加えても電流が流れない、という
事である。pn接合によつて得ることができるが、
金属と半導体の接触によつても得られる。 実際には、無限の逆耐圧を持つという事はな
く、有限の電圧で逆方向に導通する。これをブレ
ークダウンといい、その電圧をブレークダウン電
圧という。 AlInAs層に金属電極を付けた場合、逆方向電
圧により、容易にブレークダウンする。つまり逆
耐圧が極めて低いという難点があつた。 シヨツトキー電極の逆耐圧が低いとなぜ不都合
であるか？という事を説明する。 FETであるから、デプリーシヨン（depletion）
型のものと、エンハンスメント（enhancement）
型のものがある。 デプリーシヨン型のものは、ゲート電圧が、ソ
ース電圧より低い範囲で使用されるものである。
ただし、これはｎチヤンネルのFETの場合に限
られる。化合物半導体によるFETは、正孔の移
動度が電子の移動度に比べて極めて低いので、正
孔をキヤリヤとするものは殆ど作られる事がな
い。 そこで、ｎチヤンネルFETの場合に条件を限
る。 ドレインには正電圧が加わつている。ソースよ
りもゲートの電圧が低い。当然、ゲート電圧とド
レイン電圧の差は、ゲート・ソース間電圧より大
きい。 シヨツトキー電極にかかる逆電圧は、ゲート・
ドレイン間で、（｜Vg｜＋Vd）となる。ただし、
これはソース電位を基準とし、Vgをゲート電圧、
Vdをドレイン電圧としたものである。｜…｜は絶
対値を示す。 ゲート・ドレイン逆電圧はゲート・ソース間の
逆電圧より大きいので、ゲート・ドレイン間電圧
が問題になる。 デプリーシヨン型の場合は、必ずこうなるが、
エンハンスメント型の場合は、やや事情が異な
る。ドレイン・ソース間の電圧により、ゲート・
ソース間電圧と、ゲート・ドレイン間電圧の大小
関係が変動するからである。 この場合、最大のドレイン・ゲート電圧を考え
てみればよい。 エンハンスメント型の場合、ゲート電圧の最小
値は0Vである。負荷にもよるが、ドレイン電圧
の最大値は、電源電圧Vccである。結局、ゲー
ト・ドレイン間には、Vccの逆電圧が加わるとい
う可能性がある すると、エンハンスメント型であつても、極め
て電源電圧Vccを低くして使わなければならない
という事である。 Vccが低くてもよいという事は実際には少な
い。5V程度のVccがなくては実用にならない。 第５図は従来の、AlInAsの上に形成したシヨ
ツトキーゲートの電圧・電流特性を示すグラフで
ある。横軸は、ゲート・ソース間、又は、ゲー
ト・ドレイン間の電圧である。ゲート・ソース間
の場合、ドレインは開放されている。 ソース・ドレインはゲートに関して対称である
から、どちらでも同じことである。 縦軸は接合を流れる電流である。曲線を
STOVとする。OVは順方向の特性であり、勾配
は無限大であるのが望ましいが、そうではない。 順方向は、しかし、あまり問題ではない。 逆方向の電圧が問題である。OTSとなつてい
るが、Ｔ点が降伏電圧であり、ST間は、オーミ
ツクな特性を示す。TO間では使えるが、ST間
では、もはや使用する事ができない。 ところが、Ｔは約−1V程度である。これでは、
トランジスタとして使う事ができない。 第７図は同じものをトランジスタ構造にし、ゲ
ート電圧をパラメータにして、ドレイン電圧、ド
レイン電流の関係を測定したものである。 これはエンハンスメント型のFETとしたもの
である。 パラメータG1、G2、G3、G4はゲート電圧であ
る。横軸はドレイン電圧（Ｖ）で、縦軸はドレイ
ン電流（μA）である。 ドレイン電圧が低い部分では、電圧と抵抗とが
比例する線型関係がある。 電圧が増えると、電流が飽和する領域になる。
この時のドレイン電流は、ドレイン電圧にあまり
よらず、ゲート電圧によつてほぼ決定される。ド
レイン電流のゲート電圧に対する微分増加分が、
相互コンダクタンス、又は伝達コンダクタンス
（trans conductance）である。 FETとして動作するためには、飽和領域の広
い事が望ましい。少なくとも電源電圧より広くな
くてはならない。 ところが飽和領域が極めて狭く、K1，K2，
K3，…点で、ドレイン電流が再び増加している。 これは、ドレイン・ソース間の電流が増えた、
という事ではない。 そうではなくて、ゲート・ドレイン間の電圧
が、シヨツトキバリヤの耐圧を越えたために、ド
レインから、ゲートへ電流が流れている、という
事なのである。これは、第５図のST間のカーブ
によるものである。 K1，K2，K3から生ずるゲート・ドレイン間の
電流は、ほぼ同じカーブにのるが、これはエンハ
ンスメント型のFETであるからである。ゲート
電圧が高いほど、飽和電流Ｊが大きく、またドレ
イン・ゲート電圧が低いから、ブレークダウンが
遅くなる。 ブレークダウン後の曲線K1，K2，…，Ｋ∞に
於ては、トランジスタ動作しない。負荷抵抗の直
線を書いてみれば、これは明白に分る。ゲート電
圧を変えても、ドレイン電流は殆ど変化しない。
K1，K2，…Ｋ∞に於て、これは単なる抵抗とし
ての機能しか持つていない。 従つて、ブレークダウン後、トランジスタ動作
はしないのである。 SiドープAlInAsの上に形成されたシヨツトキ
ーゲート電極の逆耐圧特性を上げなければならな
い。 ｎ型不純物をドープした半導体層の上に金属を
接合する事によつてシヨツトキー電極を作つてい
る。半導体層の中に形成される電界強度は不純物
濃度の1/2乗に反比例する。この電界強度を大き
くすれば、逆耐圧も大きくなる。 そこで、ｎ型不純物のドープ量を減ずれば良
い。AlInAs層をアンドープにすれば、シヨツト
キバリヤが高くなる。 しかし、AlInAsは二次元電子をGaInAsに供与
するという役割がある。AlInAsをアンドープに
すれば、二次元電子層2DEGそのものが、発生し
ない。 AlInAs層に対するドープ量を減ずるとすると、
2DEGの量も少なくなり、電流が少なくなる。こ
のため、相互コンダクタンスが著しく減少する。
たとえ高移動度をもつ電子を利用しても、電流が
とれなくては使いものにならない。 さらに、AlInAsのドープ量を減ずると、ゲー
ト容量も増え、応答特性も悪くなる。 (エ) 発明の目的 シヨツトキーゲートの逆耐圧特性を高めた選択
ドープAlInAs／GgInAs FETを提供する事が本
発明の目的である。 ドレイン・ソース間に加えることのできる電圧
を高くした、二次元電子ガスによる高速応答性を
持つた選択ドープAlInAs／GaInAs FETを提供
する事が本発明の第２の目的である。 制御可能なドレイン電流を、従来のAlInAs／
GaInAs FETよりも大きくしたFETを与える事
が本発明の第３の目的である。 (オ) 問題点を解決するための手段 ゲートのシヨツトキーバリヤの逆耐圧を高める
ために、本発明に於ては、AlInAs層のｎの不純
物濃度ｎを、基板に近い側で高く、ゲート電極に
近い側で低くする。 ゲートを原点とし、AlInAs層内へ、深さ方向
に座標ｘをとる。ｘ＝０がゲートとの境界であ
る。ｘ＝ｄがAlInAsとGaInAsとの境界であると
する。 上記の限定は、 ｎ（０）＜ｎ(d) (1) であるという事を含むが、これだけではない。 ｎ（ｘ）について、x1とx2を任意にとり、 ０≦x1＜x2≦ｄ (2) であれば、必ず ｎ（x1）≦ｎ（x2） (3) である。(2)、(3)式により、上記の限定を過不足な
く、表現することができる。 ｎ（ｘ）が連続函数であれば０≦ｘ≦ｄに於て、
(2)(3)により、上記の限定を表現できるのは明らか
である。ｎ（ｘ）が非連続であつても、(2)、(3)式
により、本発明の条件を表現する事ができる。 ｎ（ｘ）が微分可能な函数であれば、より簡単
に、０≦ｘ≦ｄに於て、 dn／dx≦０ (4) と表現することができる。 ｎ（ｘ）の函数形は自由である。分子線エピタ
キシ−MBEによりAlInAs層をエピタキシヤル成
長させるのであるから、Siのドープ量を深さｘの
函数として変化させるのは極めて容易な事であ
る。 函数例を説明する。 ステツプ型 ０＜ｅ＜ｄのある値ｅをとり ０≦ｘ＜ｅに於て ｎ＝n0 (5) ｅ≦ｘ≦ｄに於て ｎ＝n1 (6) n0＜n1 (7) とするものである。 第３図は、ステツプ型の例を示す。AlInAs
層の厚さｄ＝400Å、ｅ＝100Åである。n0＝
０、n1＝1.0×1018／cm3とした例である。 このタイプは、MBEのSi分子線源の制御が
簡単である、という長所がある。ｅ＜ｘ＜ｄを
形成する間のみSi分子線をInP基板に当てるよ
うにする。以後、Si分子線のシヤツタを閉じ
る。０≦ｘ＜ｅの間はシリコン分子線を飛ばさ
ない。 さらに、シヨツトキバリヤの高さは、特に電
極に近い部分の不純物濃度n0に強く依存するの
で、ｘが０〜ｄでn0＝０とするのは有効であ
る。 さらに、二次元電子ガスとしてGaInAsに入
る電子の数は、単位面積当り、∫n（ｘ）dxによ
つて上限が決定される。この積分値を最も大き
くし、しかも、ゲート近傍のn0を小さくする上
で最も有効であるのは、このようなステツプ型
である。 ∫n（ｘ）dxの値は、第３図の例で、２×1012
cm-2である。これが直ちに二次元電子ガスの面
密度であるとは必ずしも言えないが、この程度
の値ではある。 連続一次変化型 ０＜ｅ＜ｄの値をとり、 ｅ≦ｘ≦ｄの間で ｎ（ｘ）＝n2 (8) ０≦ｘ＜ｅの間で ｎ（ｘ）＝n2X／ｅ (9) とするものである。 第４図にこの例を示している。 ｄ＝400Å ｅ＝200Å n2＝１×1018／cm3 としている。単位面積当りの不純物濃度は ∫n（ｘ）dx＝２×1012cm-2 (10) であつて、第３図のものと同じである。 これは、MBEによつて形成することのでき
る濃度分布である。また、第３図のように、ｎ
型不純物をステツプ状にドープしたとしても、
熱拡散により、第４図の連続分布に変化するこ
ともある。 、の他に、任意の分布が条件(2)、(3)の下で
考えられる。 以下、図面によつて、本発明のFETの構造を
説明する。 第１図は本発明のAlInAs／GaInAsMOD
FETの縦断面図である。実際にはInP基板の上
に、等価であるFETを、縦横に多数製作し、こ
れをスクライブし、単位のFETとする。 第１図、第２図は切断した状態を示しているわ
けであるが、製造工程を説明する場合は、InP基
板上のひとつの単位のみを示していると考えるべ
きである。 第１図に於て、下から順にInP基板１の上へ、
分子線エピタキシヤル成長させ、電極をとりつけ
たものである。上から順に書くと、 SiドープAlInAs層３ ノンドープGaInAs層２ 半絶縁性InP基板１ である。基板に半絶縁性が必要なのは当然であ
る。化合物半導体は、半絶縁性のものが得られや
すいので、これを基板とする。Si基板のように、
pn接合を用いたアイソレーシヨンが不要である。 基板温度を例えば480℃に保ち、MBEにより、
GaInAs、AlInAs層を形成する。 ノンドープGaInAs層２は、既に述べたよう
に、任意の比率のGa、Inを指すわけではない。
InP基板と格子整合しなければエピタキシヤル成
長させる事ができない。Ga0.47In0.53Asの比率の
定まつた混晶である。 またノンドープといつても、意図的に不純物を
ドープしないという事である。1015cm-3以下の不
純物を含む可能性はある。 ノンドープGaInAsとInP基板の間に薄い
AlInAsのバツフア層を設ける事もある。このバ
ツフア層は、ノンドープである。これはGaInAs
の結晶性を高めるためである。 ノンドープGaInAs層２は、厚さが約0.1μｍと
する。これは二次元電子ガスを保持するためのチ
ヤンネルとなるのであるから、もつと薄くてもよ
い。0.03μｍ（300Å）程度であつてもよい。 このように、SiドープAlInAs層３をエピタキ
シヤルによつて設ける。これの厚さは例えば400
Åとする。これは、２次元電子を供給するための
Siを含む層である。 厚みは、十分なSiをドープできるために薄すぎ
てはならない。また、この層が厚すぎると、ゲー
ト電圧により、、GaInAs層２の空乏層を制御し
難くなるので望ましくない。Siドープ量にもよる
が、200〜600Åの厚みとする。 Siのドープ量は例えば１×1018atom／cm3とす
る。 但し、本発明に於てはAlInAs層の中のｎ型不
純物の分布が、ゲート電極４の近くで低く、基板
へ近くなるに従いｎ型不純物の濃度を高くする、
という限定がある。 たとえば、第４図に示すように、表面からの距
離ｘが、０〜200Åで、Siドープ量がリニヤに増
加し、200Å〜400Åで、１×1018／cm3であるよう
にする。 或は第３図に示すように、ステツプ状にSi濃度
を変化させる。400ÅのAlInAs層の内、ゲートに
近い100Å（ｘ＝０〜100Å）をノンドープとす
る。基板に近い300Åを（ｘ＝100〜400Å）１×
1018／cm3のドープ量とする。 AlInAs層３の上に、ドレイン電極６、ソース
電極５及びゲート電極４を設ける。 ドレイン電極６、及びソース電極５は、二次元
電子層であるGaInAs層２にオーミツク接触しな
ければならない。 オーミツクコンタクトを取る方法は周知であ
る。たとえば、金、ゲルマニウム、ニツケルなど
の合金をAlInAs層の上に蒸着によつて付ける。
この後、約４分間400℃で合金化処理する。これ
により、電極材料と、AlInAs、GaInAs層が合金
を形成する。こうして、電極とGaInAs層との間
にバリヤのないオーミツクコンタクトを形成する
ことができる。 ゲート電極４は、オーミツクでなく、シヨツト
キー接合させる。例えば、Pt、Al、Ｗ、シリサ
イドなど金属又は金属化合物を、蒸着、或はスパ
ツタリングによつて、AlInAs層３の上に付ける。 これらは、通常のフオトリソグラフイーによつ
て行なうことができる。 さらに、ｎ−AlInAsとノンドープGaInAsの間
にノンドープのAlInAsを存在させてもよい。 第２図はそのようなAlInAs／GaInAs MOD
FETの縦断面図である。 ノンドープGaInAs層２の上にノンドープ
AlInAs層３−１をエピタキシヤル成長させる。
これの厚みは例えば、20Åとする。 ノンドープAlInAs層３−１の上に、さらに400
ÅのSiドープAlInAs層３−２をエピタキシヤル
成長させてある。オーミツクなドレイン・ソース
電極と、シヨツトキーゲート電極を設ける点は同
じである。 SiドープAlInAs層３−２のSi濃度についても、
基板に近い方で高く、ゲート電極に近い方で低く
しておく。 ノンドープAlInAs層は、ｎ型でもｐ型でもな
く、半絶縁性（Semiinsulating）である。これ
は、SIと略記することもあるが、より簡単にｉ−
AlInAs層と図中に略記した。 (カ) 作用 バンドギヤツプの差、及び電子親和力
（electron affinity）の差によつて、Siドープ
AlInAs層から、電子がノンドープGaInAs層へ移
動する。静電力がSi+イオンとの間に働いている
から、電子は、AlInAs層とGaInAs層との境界の
狭い領域に集中する。深さ方向の拡がりが殆どな
いので、二次元電子ガスといえる。 面密度は、∫n（ｘ）dxによつて与えられるが、
これは最大値であつて、厳密にこれだけ存在する
とは限らない。 ゲートに加えた電圧により、二次元電子層に空
乏層が生じる。電圧によつて空乏層の拡がりが変
化する。 ドレイン・ソース間に電圧を加えておけば、ド
レインからソースに電流が流れる。ゲート電圧に
よつて、ドレイン電流が変化する。したがつて、
FETとして作動する。 さて、ゲート電極は、ノンドープAlInAs又は
低ドープAlInAsに接している。不純物濃度が低
いので、シヨツトキー接合の逆耐圧が増加する。 ゲート電極の逆耐圧が増大するので、ドレイ
ン・ゲート間に逆電位がかかつても、ドレイン・
ゲート間に電流が流れないという事になる。 また、不純物濃度は、GaInAsに接する部分で
は十分大きいから、十分な量の電子をGaInAs層
へ与える事ができる。 こうして、本発明によれば、 (1) 高い逆方向耐圧を有するシヨツトキーゲート
電極を実現する事ができる。 (2) GaInAs層には高い密度の二次元電子ガスを
形成する事ができる。 (キ) 効果 ステツプ型のSi濃度分布を有するAlInAs層を
形成した。第３図と同様な分布であるが、０〜
120Åまでノンドープとした。120Å〜400Åまで
Siを１×1018／cm3の濃度で含むこととしている。
この上に電極を形成した。 こうして、作つたゲート電極の電圧・電流特性
を測定した。第６図はその結果を示している。電
圧はゲート・ソース間又はゲート・ドレイン間に
かけてある。ドレイン、ソースはゲートに関して
対称であつて等価であるからどちらでも同じこと
である。ただし、残りの電極は開放されている。 横軸は印加電圧である。NOが、逆方向電圧を
加えているのに、電流の流れない部分である。
OQが順方向の特性で、良いダイオード特性が得
られている。 逆電圧をさらに加えるとＮ→Ｍへと、逆方向電
流が増大してくる。 逆方向耐圧はＮ点の電圧を指すが、これは約
6Vである。 そうすると、エンハンスメント型として使う場
合、電流電圧が6V以下であれば、全領域にわた
つてトランジスタ動作する、という事が分る。 通常のIC回路は5V電源のものが多いので、こ
れらと同じ電源を用いる事ができる。また、論理
回路の一部として使う場合は、オン・オフの電圧
を、他の回路と同一にすることができるので、極
めて便利である。 第８図は第６図の特性をもつ、本発明の
AlInAs／GaInAs MOD FETの特性を示す図で
ある。 これはゲート電圧をパラメータとし、G1、G2、
G3、G4、…と変化させている。ゲート電圧を一
定に保つて、ドレイン電圧を上げていつたもので
ある。この時のドレイン電流（μA）が縦軸に示
されている。 飽和領域が十分に広くなつているという事がわ
かる。ドレイン電圧からゲート電圧G1、G2、…
を差し引いたものが、ゲート・ドレイン間逆電圧
である。ここでは3Vまでしか示していないが、
5Vまで、この飽和特性が保たれる。 ここで飽和特性というのは、ゲート電圧を一定
に保つている限り、ドレイン電圧が増えても、ド
レイン電圧があまり増えないという事である。 つまり、ゲート電圧G1、G2、…に対する飽和
領域でのドレイン電流I1、I2、I3、…が安定して
いる。 これは、ドレインからゲートに電流が流れると
いう事が起こらないからである。 こうして、本発明によれば、実用的な電源電圧
に於て高速動作するAlInAs／GaInAs MOD
FETを得る事ができる。
電界効果トランジスタの改良に関する。より具体
的には、AlInAs／GaInAs電界効果トランジスタ
のゲート電極の逆耐圧特性を高める改良に関す
る。 (イ) 従来技術 GaAsを基板とする電界効果トランジスタ
（MES FET）は既に実績がある。Si基板の上に
作られたFET（接合型FET、MOS FET）より
も、電子移動度が速いので、高速論理素子などに
最適であるる。 しかし、MES FET（Metal Semiconductor
field effect transistor）は、Siを基板とする
FETと本質的な動作が同一である。電子がキヤ
リヤとなる場合は、チヤンネルがｎ型の半導体と
なつており、ｎ型不純物から電子が供給される。 電子が走行するチヤンネルにはｎ型不純物が存
在し、これを中和するように電子が等量分布して
いる。不純物原子による電子の散乱という問題が
ある。 キヤリヤを増そうとすると、これを与える不純
物のドーピング量も増さなくてはならない。この
ため不純物によるキヤリヤの散乱断面積も増加す
る。 不純物散乱によつて電子移動度が制御される、
という問題があつたのである。これは、キヤリヤ
である電子と、これを供給するｎ型不純物が同一
の領域（チヤンネル）に存在するというFETの
構造である限り避ける事ができない。 GaAsではなく、混晶を使つたMES FETもい
くつか提案されている。本発明のFETに似た点
があるので予め説明する。 HIDEO OHNO et al.“Double
Heterostructure Ga0.47In0.53As MESFETs by
MBE”IEEE ELECTRON DEVICE
LETTERS、VOL.EDL−１、No.８、August
1980p.154−155 このFETの基板はInPで、これに格子整合する
ように、AlInAs、GaInAs、AlInAsが順に分子
線エピタキシーによつて成長してある。上から順
に書くと (a) ゲート電極（Al）シヨツトキ接合 (b) AlInAs（600Å） (c) GaInAs（Geドープ1250Å） (d) AlInAs（1000Å） (e) InP（基板、Ｆドープ、半絶縁性） のようであつて、ソース、ドレイン電極は、(c)の
GaInAsの上にAuGe電極として形成され、合金
処理により、オーミツクコンタクトを得ている。 Al0.48In0.52Asを単にAlInAsと書き、Ga0.47
In0.53Asを単にGaInAsと書く。これは、添字を
付すのが面倒なためである。0.48や0.47という値
はInP基板と格子整合するという条件から決まつ
てしまい、パラメータではない。従つて、略した
表記法であつても、組成は決まつているのであ
る。本明細書に於て、以下も同様である。 (b)のAlInAsはゲートのシヨツトキバリヤの高
さを高めるために入れてある。 活性層はGeドープGaInAsである。ドレンソー
ス電極はこの層にオーミツクコンタクトしてい
る。シヨツトキバリヤは(b)の存在により、0.8eV
になつたとされている。(b)のないものは、0.2eV
であつた。 GaInAsが上下から、AlInAs層によつて挾まれ
ているのでダブルヘテロと名づけられている。ま
た、ドレイン・ソース間電圧が5Vで、ゲート電
圧0Vの時の、相互コンダクタンスが57ms／mmで
あつたとされる。極めてよい値である。 Ｓはジーメンスで、オームの逆数である。mho
（モー）と書く事もある。両者は同一の単位であ
る。msはミリジーメンスである。1/1000の単位
である。mmが分母にくるのは、ゲート、ソース、
ドレインの幅と、相互コンダクタンスが比例する
ので、１mmの幅あたりの相互コンダクタンスで評
価する。実際にゲート等の幅が１mmあるというわ
けではない。 このような単位はMOS FET、MES FETの
評価のために、広く一般的に使用されている。 このMES FETで(d)AlInAsは、単なるバツフ
ア層であつて、InP基板と活性層GaInAsとを遮
断しているにすぎない。 GaInAsにチヤンネルが形成されており、不純
物Geがここに多数ドープされている。電子は不
純物散乱を受ける。電子移動度は、不純物の存在
により制限される。このような従来のMES EFT
と同じ難点があつた。電子移動度は4000cm2／
Vsec程度である。 このようなものでなく、不純物のないチヤンネ
ルの中を電子が走行する、という形にすれば、よ
り高速性が得られるはずである。 このような電界効果トランジスタとして、 AlGaAs／GaAs 選択ドープ構造電界効果トランジスタが作られ
た。 GaAsはノンドープであり、この上にSiをドー
プしたAlGaAs層を分子線エピタキシヤル法
MBEによつて成長させる。Siはｎ型不純物で、
電子を供出する。しかし、この電子の一部は
AlGaAs層にとどまらず、GaAs層に入る。 これは、AlGaAsのバンドギヤツプの方が、
GaAsのバンドギヤツプより大きい事と、
AlGaAsよりもGaAsの電子親和力（election
affinity）が大きい事による。 GaAs層には電子が二次元的に存在する逆転層
ができる。厚さ方向に分布を持たないので「二次
元」という。高密度に電子が存在するので、二次
元電子ガスという事もある。界面より離れないの
は、AlGaAs層のSi+イオンからのクーロン力に
よつて束縛されているためである。 このクーロン力は面に対して、実効的に垂直に
しか働かないので、電子の二次元運動の妨げには
ならない。つまり、Si+イオンは、電子移動度を
下げる要因にはならない。 このように、キヤリヤと、キヤリヤを与える不
純物とを切り離したFETの構造をModulation−
Doped Field Effect TransistorといいMOD
FETと略記される。 二次元電子ガス（two dimensional electron
gas）は単に2DEGと略記する事もある。 特公昭59−53714、及びJapanese Journal of
Applied Physics、vol.19、L225頁（1980）に
は、このようなMOD FETをいくつか提案して
いる。 (1) AlGaAs／GaAs (2) AlGaAs／Ge (3) CdTe／InSb (4) GaSb／InAs (1)は既に述べたものである。(2)〜(4)は新しい提
案である。しかし、未だ成功を収めていない。 AlGaAs／GaAsのMOD FETより新しく
AlInAs／GaInAsのMOD FETが提案されてい
る。ここでAlInAsというのは前記のGaAsの上の
AlGaAsと同じではない。 GaAsとAlAsとは格子定数が似ているので、多
くの範囲で格子整する混晶をGaAs基板の上にエ
ピタキシヤル成長させることができる。 しかし、今回の発明の基礎となるAlInAs／
GaInAsは基板がInPであつて、GaAsではない。 InPの格子定数と、AlAs、GaAs、InAsの格子
定数とは異なる。InPの上に格子定数の同じ混晶
を成長させるという条件がある。先に述べたダブ
ルヘテロMES FETの場合と同じようにAl0.48
In0.52As、Ga0.47In0.53Asというように混晶比は一
定に決まつている。 AlGaAs／GaAsの場合AlGaAsの混晶比は特
定されない。 しかし、本発明のように、InP基板上に
AlInAs／GaInAsのエピタキシヤル成長層を設け
る場合、組成は上記のように一意的に決定され
る。 しかし、簡単のためAlInAs或はGaInAsと略記
する。これは一般的な慣習である。 AlInAs／GaInAsの電界効果トランジスタにつ
いては、 C.Y.CHEN et al.“Depletion Mode
Modulation Doped Al0.48In0.52As−Ga0.47In0.53
As Heterojunction Field Effect Transistors”
IEEE ELECTRON DEVICE LETTERS、vol.
EDL−３、No.６、June 1982p152−155、 に提案されている。 層構造を上から書くと (a) AlInAs 0.15μｍ Siドープ (b) AlInAs 0.008μｍ ノンドープ (c) GaInAs（活性層） 1.5μｍ ノンドープ (d) InP 基板 である。(a)の上にドレイン・ソース電極がオーミ
ツクコンタクトしている。(a)の上に、シヨツトキ
ー接合するゲート電極が設けられる。 ゲート電極の長さは5.2μｍ、ゲート・ソース
間、ゲート・ドレイン間の距離は2.6μｍである。
素子の幅は340μｍである。 この場合、ソース・ドレイン間の寸法より、幅
の方がずつと大きいので、電極に平行な方向を幅
というのは抵抗がある。しかし、MOS FETで
は一般に、ソース・ゲート・ドレインと並ぶ方向
を長さ（length、spacing）といい、電極に平行
な方向を幅（width）というのが習慣である。 (a)のAlInAsのSiドーピング濃度は１×1017cm-3
である。 (c)のGaInAsはノンドープであるが、(a)の
AlInAsから電子が、GaInAsに供出される。この
ためGaInAsの上面に二次元電子が形成される。 二次元電子が生ずるのは、 (i) GaInAsの電子親和力がAlInAsの電子親和力
より大きい (ii) GaInAsのバンドギヤツプより、AlInAsのバ
ンドギヤツプが大きい などの条件があるからである。 GaInAsに生ずる二次元電子密度はns＝９×
1011cm-2であつたという。相互コンダクタンス
は、300〓で31ｍｓ／mm、77〓（液体窒素温度）
で69ｍｓ／mmであつたと報告されている。 二次元電子は、これを供出するためのSiと分離
されており、Siによる散乱を受けない。このた
め、高移動度を得る事ができる。 トランジスタ動作は、通常のFETと同様であ
る。 ゲート電極に印加する電圧により、チヤンネル
に空乏層が生ずる。空乏層の大きさは電圧によつ
て変化する。ゲート電極には負の電圧をかける
が、負の電圧が大きくなると空乏層が拡がり、電
流は流れにくくなる。 負の電圧が小さくなると、空乏層も小さくな
り、電流は流れやすい。こうして、ゲート電圧に
より、ドレイン電流が制御される。 AlInAs／GaInAsのMOD FETは、前記の特
公昭59−53714、JJAP vol.19に比べて、電子移
動度が特に大きい。室温で10000cm2／ｖ・sec以上
の高い電子移動度が得られる。 これは、GaInAs中の電子の有効質量が小さい
ためである。 Si MOSFETの場合、ドーパント濃度を増すと
著しく電子移動度は減少する。ドーパントが
10+15cm-3程度の極限でも1400cm2／ｖ・sec程度に
しかならない。 ドーパントを実用的な範囲に増やすと1000cm3／
ｖ・sec以下である。GaAsのMES FETでも6000
〜7000cm2／ｖ・sec（不純物濃度による）の程度で
ある。 これらに比べて、極めて電子移動度が高いとい
う事が分る。 従つてAlInAs／GaInAsのMOD FETは、高
い相互コンダクタンス、高速動作性など優れた特
性が期待されている。 (ウ) 発明が解決しようとする問題点 AlInAs／GaInAsのMOD FETには、ゲート
電極の逆耐圧が低い、という難点がある。 ゲート電極は、AlInAs層にシヨツトキー接合
してある。 シヨツトキー接合は、半導体に金属を接触させ
た接合であつて、オーミツクコンタクトではな
く、ダイオード特性を持つている。Siのように酸
化膜SiO2を容易に得ることのできるものは、シ
ヨツトキーゲートでなく、MOSゲートを使う事
ができる。 しかし、化合物半導体の場合、絶縁膜を作るの
が困難であるからシヨツトキーゲートを使うのが
一般的である。 ここでダイオード特性というのは、順方向には
電圧を殆どかけることなく電流が流れるが、逆方
向には大電圧を加えても電流が流れない、という
事である。pn接合によつて得ることができるが、
金属と半導体の接触によつても得られる。 実際には、無限の逆耐圧を持つという事はな
く、有限の電圧で逆方向に導通する。これをブレ
ークダウンといい、その電圧をブレークダウン電
圧という。 AlInAs層に金属電極を付けた場合、逆方向電
圧により、容易にブレークダウンする。つまり逆
耐圧が極めて低いという難点があつた。 シヨツトキー電極の逆耐圧が低いとなぜ不都合
であるか？という事を説明する。 FETであるから、デプリーシヨン（depletion）
型のものと、エンハンスメント（enhancement）
型のものがある。 デプリーシヨン型のものは、ゲート電圧が、ソ
ース電圧より低い範囲で使用されるものである。
ただし、これはｎチヤンネルのFETの場合に限
られる。化合物半導体によるFETは、正孔の移
動度が電子の移動度に比べて極めて低いので、正
孔をキヤリヤとするものは殆ど作られる事がな
い。 そこで、ｎチヤンネルFETの場合に条件を限
る。 ドレインには正電圧が加わつている。ソースよ
りもゲートの電圧が低い。当然、ゲート電圧とド
レイン電圧の差は、ゲート・ソース間電圧より大
きい。 シヨツトキー電極にかかる逆電圧は、ゲート・
ドレイン間で、（｜Vg｜＋Vd）となる。ただし、
これはソース電位を基準とし、Vgをゲート電圧、
Vdをドレイン電圧としたものである。｜…｜は絶
対値を示す。 ゲート・ドレイン逆電圧はゲート・ソース間の
逆電圧より大きいので、ゲート・ドレイン間電圧
が問題になる。 デプリーシヨン型の場合は、必ずこうなるが、
エンハンスメント型の場合は、やや事情が異な
る。ドレイン・ソース間の電圧により、ゲート・
ソース間電圧と、ゲート・ドレイン間電圧の大小
関係が変動するからである。 この場合、最大のドレイン・ゲート電圧を考え
てみればよい。 エンハンスメント型の場合、ゲート電圧の最小
値は0Vである。負荷にもよるが、ドレイン電圧
の最大値は、電源電圧Vccである。結局、ゲー
ト・ドレイン間には、Vccの逆電圧が加わるとい
う可能性がある すると、エンハンスメント型であつても、極め
て電源電圧Vccを低くして使わなければならない
という事である。 Vccが低くてもよいという事は実際には少な
い。5V程度のVccがなくては実用にならない。 第５図は従来の、AlInAsの上に形成したシヨ
ツトキーゲートの電圧・電流特性を示すグラフで
ある。横軸は、ゲート・ソース間、又は、ゲー
ト・ドレイン間の電圧である。ゲート・ソース間
の場合、ドレインは開放されている。 ソース・ドレインはゲートに関して対称である
から、どちらでも同じことである。 縦軸は接合を流れる電流である。曲線を
STOVとする。OVは順方向の特性であり、勾配
は無限大であるのが望ましいが、そうではない。 順方向は、しかし、あまり問題ではない。 逆方向の電圧が問題である。OTSとなつてい
るが、Ｔ点が降伏電圧であり、ST間は、オーミ
ツクな特性を示す。TO間では使えるが、ST間
では、もはや使用する事ができない。 ところが、Ｔは約−1V程度である。これでは、
トランジスタとして使う事ができない。 第７図は同じものをトランジスタ構造にし、ゲ
ート電圧をパラメータにして、ドレイン電圧、ド
レイン電流の関係を測定したものである。 これはエンハンスメント型のFETとしたもの
である。 パラメータG1、G2、G3、G4はゲート電圧であ
る。横軸はドレイン電圧（Ｖ）で、縦軸はドレイ
ン電流（μA）である。 ドレイン電圧が低い部分では、電圧と抵抗とが
比例する線型関係がある。 電圧が増えると、電流が飽和する領域になる。
この時のドレイン電流は、ドレイン電圧にあまり
よらず、ゲート電圧によつてほぼ決定される。ド
レイン電流のゲート電圧に対する微分増加分が、
相互コンダクタンス、又は伝達コンダクタンス
（trans conductance）である。 FETとして動作するためには、飽和領域の広
い事が望ましい。少なくとも電源電圧より広くな
くてはならない。 ところが飽和領域が極めて狭く、K1，K2，
K3，…点で、ドレイン電流が再び増加している。 これは、ドレイン・ソース間の電流が増えた、
という事ではない。 そうではなくて、ゲート・ドレイン間の電圧
が、シヨツトキバリヤの耐圧を越えたために、ド
レインから、ゲートへ電流が流れている、という
事なのである。これは、第５図のST間のカーブ
によるものである。 K1，K2，K3から生ずるゲート・ドレイン間の
電流は、ほぼ同じカーブにのるが、これはエンハ
ンスメント型のFETであるからである。ゲート
電圧が高いほど、飽和電流Ｊが大きく、またドレ
イン・ゲート電圧が低いから、ブレークダウンが
遅くなる。 ブレークダウン後の曲線K1，K2，…，Ｋ∞に
於ては、トランジスタ動作しない。負荷抵抗の直
線を書いてみれば、これは明白に分る。ゲート電
圧を変えても、ドレイン電流は殆ど変化しない。
K1，K2，…Ｋ∞に於て、これは単なる抵抗とし
ての機能しか持つていない。 従つて、ブレークダウン後、トランジスタ動作
はしないのである。 SiドープAlInAsの上に形成されたシヨツトキ
ーゲート電極の逆耐圧特性を上げなければならな
い。 ｎ型不純物をドープした半導体層の上に金属を
接合する事によつてシヨツトキー電極を作つてい
る。半導体層の中に形成される電界強度は不純物
濃度の1/2乗に反比例する。この電界強度を大き
くすれば、逆耐圧も大きくなる。 そこで、ｎ型不純物のドープ量を減ずれば良
い。AlInAs層をアンドープにすれば、シヨツト
キバリヤが高くなる。 しかし、AlInAsは二次元電子をGaInAsに供与
するという役割がある。AlInAsをアンドープに
すれば、二次元電子層2DEGそのものが、発生し
ない。 AlInAs層に対するドープ量を減ずるとすると、
2DEGの量も少なくなり、電流が少なくなる。こ
のため、相互コンダクタンスが著しく減少する。
たとえ高移動度をもつ電子を利用しても、電流が
とれなくては使いものにならない。 さらに、AlInAsのドープ量を減ずると、ゲー
ト容量も増え、応答特性も悪くなる。 (エ) 発明の目的 シヨツトキーゲートの逆耐圧特性を高めた選択
ドープAlInAs／GgInAs FETを提供する事が本
発明の目的である。 ドレイン・ソース間に加えることのできる電圧
を高くした、二次元電子ガスによる高速応答性を
持つた選択ドープAlInAs／GaInAs FETを提供
する事が本発明の第２の目的である。 制御可能なドレイン電流を、従来のAlInAs／
GaInAs FETよりも大きくしたFETを与える事
が本発明の第３の目的である。 (オ) 問題点を解決するための手段 ゲートのシヨツトキーバリヤの逆耐圧を高める
ために、本発明に於ては、AlInAs層のｎの不純
物濃度ｎを、基板に近い側で高く、ゲート電極に
近い側で低くする。 ゲートを原点とし、AlInAs層内へ、深さ方向
に座標ｘをとる。ｘ＝０がゲートとの境界であ
る。ｘ＝ｄがAlInAsとGaInAsとの境界であると
する。 上記の限定は、 ｎ（０）＜ｎ(d) (1) であるという事を含むが、これだけではない。 ｎ（ｘ）について、x1とx2を任意にとり、 ０≦x1＜x2≦ｄ (2) であれば、必ず ｎ（x1）≦ｎ（x2） (3) である。(2)、(3)式により、上記の限定を過不足な
く、表現することができる。 ｎ（ｘ）が連続函数であれば０≦ｘ≦ｄに於て、
(2)(3)により、上記の限定を表現できるのは明らか
である。ｎ（ｘ）が非連続であつても、(2)、(3)式
により、本発明の条件を表現する事ができる。 ｎ（ｘ）が微分可能な函数であれば、より簡単
に、０≦ｘ≦ｄに於て、 dn／dx≦０ (4) と表現することができる。 ｎ（ｘ）の函数形は自由である。分子線エピタ
キシ−MBEによりAlInAs層をエピタキシヤル成
長させるのであるから、Siのドープ量を深さｘの
函数として変化させるのは極めて容易な事であ
る。 函数例を説明する。 ステツプ型 ０＜ｅ＜ｄのある値ｅをとり ０≦ｘ＜ｅに於て ｎ＝n0 (5) ｅ≦ｘ≦ｄに於て ｎ＝n1 (6) n0＜n1 (7) とするものである。 第３図は、ステツプ型の例を示す。AlInAs
層の厚さｄ＝400Å、ｅ＝100Åである。n0＝
０、n1＝1.0×1018／cm3とした例である。 このタイプは、MBEのSi分子線源の制御が
簡単である、という長所がある。ｅ＜ｘ＜ｄを
形成する間のみSi分子線をInP基板に当てるよ
うにする。以後、Si分子線のシヤツタを閉じ
る。０≦ｘ＜ｅの間はシリコン分子線を飛ばさ
ない。 さらに、シヨツトキバリヤの高さは、特に電
極に近い部分の不純物濃度n0に強く依存するの
で、ｘが０〜ｄでn0＝０とするのは有効であ
る。 さらに、二次元電子ガスとしてGaInAsに入
る電子の数は、単位面積当り、∫n（ｘ）dxによ
つて上限が決定される。この積分値を最も大き
くし、しかも、ゲート近傍のn0を小さくする上
で最も有効であるのは、このようなステツプ型
である。 ∫n（ｘ）dxの値は、第３図の例で、２×1012
cm-2である。これが直ちに二次元電子ガスの面
密度であるとは必ずしも言えないが、この程度
の値ではある。 連続一次変化型 ０＜ｅ＜ｄの値をとり、 ｅ≦ｘ≦ｄの間で ｎ（ｘ）＝n2 (8) ０≦ｘ＜ｅの間で ｎ（ｘ）＝n2X／ｅ (9) とするものである。 第４図にこの例を示している。 ｄ＝400Å ｅ＝200Å n2＝１×1018／cm3 としている。単位面積当りの不純物濃度は ∫n（ｘ）dx＝２×1012cm-2 (10) であつて、第３図のものと同じである。 これは、MBEによつて形成することのでき
る濃度分布である。また、第３図のように、ｎ
型不純物をステツプ状にドープしたとしても、
熱拡散により、第４図の連続分布に変化するこ
ともある。 、の他に、任意の分布が条件(2)、(3)の下で
考えられる。 以下、図面によつて、本発明のFETの構造を
説明する。 第１図は本発明のAlInAs／GaInAsMOD
FETの縦断面図である。実際にはInP基板の上
に、等価であるFETを、縦横に多数製作し、こ
れをスクライブし、単位のFETとする。 第１図、第２図は切断した状態を示しているわ
けであるが、製造工程を説明する場合は、InP基
板上のひとつの単位のみを示していると考えるべ
きである。 第１図に於て、下から順にInP基板１の上へ、
分子線エピタキシヤル成長させ、電極をとりつけ
たものである。上から順に書くと、 SiドープAlInAs層３ ノンドープGaInAs層２ 半絶縁性InP基板１ である。基板に半絶縁性が必要なのは当然であ
る。化合物半導体は、半絶縁性のものが得られや
すいので、これを基板とする。Si基板のように、
pn接合を用いたアイソレーシヨンが不要である。 基板温度を例えば480℃に保ち、MBEにより、
GaInAs、AlInAs層を形成する。 ノンドープGaInAs層２は、既に述べたよう
に、任意の比率のGa、Inを指すわけではない。
InP基板と格子整合しなければエピタキシヤル成
長させる事ができない。Ga0.47In0.53Asの比率の
定まつた混晶である。 またノンドープといつても、意図的に不純物を
ドープしないという事である。1015cm-3以下の不
純物を含む可能性はある。 ノンドープGaInAsとInP基板の間に薄い
AlInAsのバツフア層を設ける事もある。このバ
ツフア層は、ノンドープである。これはGaInAs
の結晶性を高めるためである。 ノンドープGaInAs層２は、厚さが約0.1μｍと
する。これは二次元電子ガスを保持するためのチ
ヤンネルとなるのであるから、もつと薄くてもよ
い。0.03μｍ（300Å）程度であつてもよい。 このように、SiドープAlInAs層３をエピタキ
シヤルによつて設ける。これの厚さは例えば400
Åとする。これは、２次元電子を供給するための
Siを含む層である。 厚みは、十分なSiをドープできるために薄すぎ
てはならない。また、この層が厚すぎると、ゲー
ト電圧により、、GaInAs層２の空乏層を制御し
難くなるので望ましくない。Siドープ量にもよる
が、200〜600Åの厚みとする。 Siのドープ量は例えば１×1018atom／cm3とす
る。 但し、本発明に於てはAlInAs層の中のｎ型不
純物の分布が、ゲート電極４の近くで低く、基板
へ近くなるに従いｎ型不純物の濃度を高くする、
という限定がある。 たとえば、第４図に示すように、表面からの距
離ｘが、０〜200Åで、Siドープ量がリニヤに増
加し、200Å〜400Åで、１×1018／cm3であるよう
にする。 或は第３図に示すように、ステツプ状にSi濃度
を変化させる。400ÅのAlInAs層の内、ゲートに
近い100Å（ｘ＝０〜100Å）をノンドープとす
る。基板に近い300Åを（ｘ＝100〜400Å）１×
1018／cm3のドープ量とする。 AlInAs層３の上に、ドレイン電極６、ソース
電極５及びゲート電極４を設ける。 ドレイン電極６、及びソース電極５は、二次元
電子層であるGaInAs層２にオーミツク接触しな
ければならない。 オーミツクコンタクトを取る方法は周知であ
る。たとえば、金、ゲルマニウム、ニツケルなど
の合金をAlInAs層の上に蒸着によつて付ける。
この後、約４分間400℃で合金化処理する。これ
により、電極材料と、AlInAs、GaInAs層が合金
を形成する。こうして、電極とGaInAs層との間
にバリヤのないオーミツクコンタクトを形成する
ことができる。 ゲート電極４は、オーミツクでなく、シヨツト
キー接合させる。例えば、Pt、Al、Ｗ、シリサ
イドなど金属又は金属化合物を、蒸着、或はスパ
ツタリングによつて、AlInAs層３の上に付ける。 これらは、通常のフオトリソグラフイーによつ
て行なうことができる。 さらに、ｎ−AlInAsとノンドープGaInAsの間
にノンドープのAlInAsを存在させてもよい。 第２図はそのようなAlInAs／GaInAs MOD
FETの縦断面図である。 ノンドープGaInAs層２の上にノンドープ
AlInAs層３−１をエピタキシヤル成長させる。
これの厚みは例えば、20Åとする。 ノンドープAlInAs層３−１の上に、さらに400
ÅのSiドープAlInAs層３−２をエピタキシヤル
成長させてある。オーミツクなドレイン・ソース
電極と、シヨツトキーゲート電極を設ける点は同
じである。 SiドープAlInAs層３−２のSi濃度についても、
基板に近い方で高く、ゲート電極に近い方で低く
しておく。 ノンドープAlInAs層は、ｎ型でもｐ型でもな
く、半絶縁性（Semiinsulating）である。これ
は、SIと略記することもあるが、より簡単にｉ−
AlInAs層と図中に略記した。 (カ) 作用 バンドギヤツプの差、及び電子親和力
（electron affinity）の差によつて、Siドープ
AlInAs層から、電子がノンドープGaInAs層へ移
動する。静電力がSi+イオンとの間に働いている
から、電子は、AlInAs層とGaInAs層との境界の
狭い領域に集中する。深さ方向の拡がりが殆どな
いので、二次元電子ガスといえる。 面密度は、∫n（ｘ）dxによつて与えられるが、
これは最大値であつて、厳密にこれだけ存在する
とは限らない。 ゲートに加えた電圧により、二次元電子層に空
乏層が生じる。電圧によつて空乏層の拡がりが変
化する。 ドレイン・ソース間に電圧を加えておけば、ド
レインからソースに電流が流れる。ゲート電圧に
よつて、ドレイン電流が変化する。したがつて、
FETとして作動する。 さて、ゲート電極は、ノンドープAlInAs又は
低ドープAlInAsに接している。不純物濃度が低
いので、シヨツトキー接合の逆耐圧が増加する。 ゲート電極の逆耐圧が増大するので、ドレイ
ン・ゲート間に逆電位がかかつても、ドレイン・
ゲート間に電流が流れないという事になる。 また、不純物濃度は、GaInAsに接する部分で
は十分大きいから、十分な量の電子をGaInAs層
へ与える事ができる。 こうして、本発明によれば、 (1) 高い逆方向耐圧を有するシヨツトキーゲート
電極を実現する事ができる。 (2) GaInAs層には高い密度の二次元電子ガスを
形成する事ができる。 (キ) 効果 ステツプ型のSi濃度分布を有するAlInAs層を
形成した。第３図と同様な分布であるが、０〜
120Åまでノンドープとした。120Å〜400Åまで
Siを１×1018／cm3の濃度で含むこととしている。
この上に電極を形成した。 こうして、作つたゲート電極の電圧・電流特性
を測定した。第６図はその結果を示している。電
圧はゲート・ソース間又はゲート・ドレイン間に
かけてある。ドレイン、ソースはゲートに関して
対称であつて等価であるからどちらでも同じこと
である。ただし、残りの電極は開放されている。 横軸は印加電圧である。NOが、逆方向電圧を
加えているのに、電流の流れない部分である。
OQが順方向の特性で、良いダイオード特性が得
られている。 逆電圧をさらに加えるとＮ→Ｍへと、逆方向電
流が増大してくる。 逆方向耐圧はＮ点の電圧を指すが、これは約
6Vである。 そうすると、エンハンスメント型として使う場
合、電流電圧が6V以下であれば、全領域にわた
つてトランジスタ動作する、という事が分る。 通常のIC回路は5V電源のものが多いので、こ
れらと同じ電源を用いる事ができる。また、論理
回路の一部として使う場合は、オン・オフの電圧
を、他の回路と同一にすることができるので、極
めて便利である。 第８図は第６図の特性をもつ、本発明の
AlInAs／GaInAs MOD FETの特性を示す図で
ある。 これはゲート電圧をパラメータとし、G1、G2、
G3、G4、…と変化させている。ゲート電圧を一
定に保つて、ドレイン電圧を上げていつたもので
ある。この時のドレイン電流（μA）が縦軸に示
されている。 飽和領域が十分に広くなつているという事がわ
かる。ドレイン電圧からゲート電圧G1、G2、…
を差し引いたものが、ゲート・ドレイン間逆電圧
である。ここでは3Vまでしか示していないが、
5Vまで、この飽和特性が保たれる。 ここで飽和特性というのは、ゲート電圧を一定
に保つている限り、ドレイン電圧が増えても、ド
レイン電圧があまり増えないという事である。 つまり、ゲート電圧G1、G2、…に対する飽和
領域でのドレイン電流I1、I2、I3、…が安定して
いる。 これは、ドレインからゲートに電流が流れると
いう事が起こらないからである。 こうして、本発明によれば、実用的な電源電圧
に於て高速動作するAlInAs／GaInAs MOD
FETを得る事ができる。
第１図は本発明のAlInAs／GaInAs MOD
FETの一例を示す縦断面図。第２図は本発明の
AlInAs／GaInAs MOD FETの他の一例を示す
縦断面図。第３図はAlInAs層に於て、ステツプ
状にSiドープ濃度を変化させた場合のSi濃度を示
すグラフ。第４図はAlInAs層に於てゲートに近
い側に於て、リニヤにSiドープ濃度を変化させた
場合のSi濃度を示すグラフ。第５図はSiを一様に
１×1017cm-3ドープしたAlInAs層にシヨツトキー
電極を設けた場合の、シヨツトキー接合の電流電
圧特性を示すグラフ。オーミツク接触したソース
電極又はドレイン電極とゲート電極との間で電流
電圧特性を測定したものである。第６図は400Å
厚さのAlInAs層の内、基板に近い300Åについて
は１×1018cm-3のSiがドープされ、ゲート電極に
近い100ÅについてはSiドープしないようにした
場合のシヨツトキーゲート電極の電流電圧特性を
示すグラフ。本発明のFETのゲート特性を示す。
第７図は従来のAlInAs／GaInAs MOD FET
の、ゲート電圧をパラメータとした、ドレイン電
圧、ドレイン電流特性を示すグラフ。第８図は本
発明のAlInAs／GaInAs MOD FETの、ゲート
電圧をパラメータとした、ドレイン電圧、ドレイ
ン電流特性を示すグラフ。 １……半絶縁性InP基板、２……ノンドープ
GaInAs層、３……SiドープAlInAs層、３−１…
…ノンドープAlInAs層、３−２……Siドープ
AlInAs層、４……ゲート電極、５……ソース電
極、６……ドレイン電極。
FETの一例を示す縦断面図。第２図は本発明の
AlInAs／GaInAs MOD FETの他の一例を示す
縦断面図。第３図はAlInAs層に於て、ステツプ
状にSiドープ濃度を変化させた場合のSi濃度を示
すグラフ。第４図はAlInAs層に於てゲートに近
い側に於て、リニヤにSiドープ濃度を変化させた
場合のSi濃度を示すグラフ。第５図はSiを一様に
１×1017cm-3ドープしたAlInAs層にシヨツトキー
電極を設けた場合の、シヨツトキー接合の電流電
圧特性を示すグラフ。オーミツク接触したソース
電極又はドレイン電極とゲート電極との間で電流
電圧特性を測定したものである。第６図は400Å
厚さのAlInAs層の内、基板に近い300Åについて
は１×1018cm-3のSiがドープされ、ゲート電極に
近い100ÅについてはSiドープしないようにした
場合のシヨツトキーゲート電極の電流電圧特性を
示すグラフ。本発明のFETのゲート特性を示す。
第７図は従来のAlInAs／GaInAs MOD FET
の、ゲート電圧をパラメータとした、ドレイン電
圧、ドレイン電流特性を示すグラフ。第８図は本
発明のAlInAs／GaInAs MOD FETの、ゲート
電圧をパラメータとした、ドレイン電圧、ドレイ
ン電流特性を示すグラフ。 １……半絶縁性InP基板、２……ノンドープ
GaInAs層、３……SiドープAlInAs層、３−１…
…ノンドープAlInAs層、３−２……Siドープ
AlInAs層、４……ゲート電極、５……ソース電
極、６……ドレイン電極。
Claims (1)
- 【特許請求の範囲】 １ 半絶縁性のInP基板と、ノンドープのAl0.48
In0.52Asのバツフア層を介し或は直接にInP基板
の上に格子整合するようエピタキシヤル成長した
ノンドープのGa0.47In0.53As層と、前記Ga0.47
In0.53As層の上にノンドープAl0.48In0.52Asを介し、
或は介さず直接にエピタキシヤル成長したｎ型不
純物をドープしたAl0.48In0.52As層と、前記ｎ型
Al0.48In0.52As層の上に設けられ合金化処理によつ
て前記ノンドープGa0.47In0.53As層にオーミツク
接合するソース電極及びドレイン電極と、ソース
電極とドレイン電極の中間に於て前記ｎ型Al0.48
In0.52As層の上にシヨツトキー接合するように設
けられたゲート電極とよりなるAlInAs／GaInAs
選択ドープ電界効果トランジスタであつて、ｎ型
Al0.48In0.52As層のｎ型不純物によつて与えられた
電子がノンドープGa0.47In0.53As層の境界面近く
に二次元電子ガスを形成し、ゲート電極に加えら
れた電圧によつて、ドレイン・ソース間の電流を
制御するようにした電界効果トランジスタに於
て、前記ｎ型Al0.48In0.52As層のゲートとの境界を
原点として基板方向に向つて深さ方向の座標ｘを
とり、ｎ型Al0.48In0.52As層の厚みをｄとし、ｎ型
不純物濃度をｘの函数としてｎ（ｘ）と表現する
時、厚みｄ内の任意の２点x1、x2についてx1＜x2
であれば必ずｎ（x1）≦ｎ（x2）であるようにした
事を特徴とする電界効果トランジスタ。 ２ ｎ型Al0.48In0.52As層の厚みｄ内の一点ｅを選
び、n0＜n1として、０≦ｘ≦ｅに於てｎ（ｘ）＝
n0、ｅ＜ｘ≦ｄに於てｎ（ｘ）＝n1となるようにス
テツプ状にｎ型不純物濃度が変化するようにした
ことを特徴とする特許請求の範囲第１項記載の電
界効果トランジスタ。 ３ ｎ型不純物濃度の変化する点の深さｅが50Å
〜200Åの範囲内であり、ゲート側の不純物濃度
n0が1017cm-3以下である事を特徴とする特許請求
の範囲第２項記載の電界効果トランジスタ。 ４ n0が1015cm-3以下であり、n1が１×1017cm-3
以上である事を特徴とする特許請求の範囲第３項
記載の電界効果トランジスタ。 ５ ｎ型Al0.48In0.52As層の厚みｄ内の一点ｅを選
び、０≦ｘ≦ｅに於てｎ型不純物濃度ｎ（ｘ）が
ｘに関して単調に変化するようにした事を特徴と
する特許請求の範囲第１項記載の電界効果トラン
ジスタ。 ６ ０≦ｘ≦ｅに於て不純物濃度ｎ（ｘ）が１×
1017cm-3以下であり、ｅが100Å〜200Åの間の値
である事を特徴とする特許請求の範囲第５項記載
の電界効果トランジスタ。 ７ ノンドープGa0.47In0.53As層の上にノンドー
プAl0.48In0.52As層を成長させさらにｎ型Al0.48
In0.52As層を成長させた後、ｎ型Al0.48In0.52As層
にソース、ドレイン電極及びゲート電極を設け、
前記ｎ型Al0.48In0.52Asの不純物濃度ｎ（ｘ）が、
x1＜x2である任意の２点に対しｎ（x1）≦ｎ（x2）
であるようにした事を特徴とする特許請求の範囲
第１項記載の電界効果トランジスタ。 ８ ｎ型Al0.48In0.52As層の厚みｄ内の一点ｅを選
び、n0＜n1として、０≦ｘ≦ｅに於てｎ（ｘ）＝
n0、ｅ≦ｘ≦ｄに於てｎ（ｘ）＝n1となるようステ
ツプ状にｎ型不純物濃度が変化するようにした事
を特徴とする特許請求の範囲第７項記載の電界効
果トランジスタ。 ９ ｅが50Å〜200Åの範囲内にあり、ゲート側
の不純物濃度n0が1017cm-3以下である事を特徴と
する特許請求の範囲第８項記載の電界効果トラン
ジスタ。 １０ ｎ型Al0.48In0.52As層の厚みｄの内の一点ｅ
を選び、０≦ｘ≦ｅに於てｎ型不純物濃度ｎ（ｘ）
がｘに関し単調に変化するようにした事を特徴と
する特許請求の範囲第７項記載の電界効果トラン
ジスタ。 １１ ０≦ｘ≦ｅに於てｎ（ｘ）が1017cm-3以下
であり、ｅが100Å〜200Åの間の値である事を特
徴とする特許請求の範囲第１０項記載の電界効果
トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10885085 | 1985-05-20 | ||
| JP60-108850 | 1985-05-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6254474A JPS6254474A (ja) | 1987-03-10 |
| JPH0262945B2 true JPH0262945B2 (ja) | 1990-12-27 |
Family
ID=14495174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61101833A Granted JPS6254474A (ja) | 1985-05-20 | 1986-05-01 | 電界効果トランジスタ |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0203493B1 (ja) |
| JP (1) | JPS6254474A (ja) |
| KR (1) | KR900000071B1 (ja) |
| CA (1) | CA1237827A (ja) |
| DE (1) | DE3687185T2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63134555U (ja) * | 1987-02-24 | 1988-09-02 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2497603A1 (fr) * | 1981-01-06 | 1982-07-09 | Thomson Csf | Transistor a faible temps de commutation, de type normalement bloquant |
-
1986
- 1986-05-01 JP JP61101833A patent/JPS6254474A/ja active Granted
- 1986-05-20 CA CA000509517A patent/CA1237827A/en not_active Expired
- 1986-05-20 EP EP86106814A patent/EP0203493B1/en not_active Expired - Lifetime
- 1986-05-20 DE DE8686106814T patent/DE3687185T2/de not_active Expired - Fee Related
- 1986-05-20 KR KR1019860003891A patent/KR900000071B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| CA1237827A (en) | 1988-06-07 |
| EP0203493A3 (en) | 1988-05-04 |
| KR860009496A (ko) | 1986-12-23 |
| KR900000071B1 (ko) | 1990-01-19 |
| DE3687185T2 (de) | 1993-04-15 |
| EP0203493A2 (en) | 1986-12-03 |
| JPS6254474A (ja) | 1987-03-10 |
| DE3687185D1 (de) | 1993-01-14 |
| EP0203493B1 (en) | 1992-12-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |