JPH0262946B2 - - Google Patents
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- JPH0262946B2 JPH0262946B2 JP23172286A JP23172286A JPH0262946B2 JP H0262946 B2 JPH0262946 B2 JP H0262946B2 JP 23172286 A JP23172286 A JP 23172286A JP 23172286 A JP23172286 A JP 23172286A JP H0262946 B2 JPH0262946 B2 JP H0262946B2
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- Japan
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- lead
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- electrode
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
- H10D89/213—Design considerations for internal polarisation in field-effect devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/351—Substrate regions of field-effect devices
- H10D62/357—Substrate regions of field-effect devices of FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、半絶縁性基板上に形成される半導
体装置に関する。
体装置に関する。
（従来の技術）
従来、半絶縁性基板、例えばGaAs基板上に
FETを形成したペレツトを外囲器に封入する場
合には、第６図に示すようにしている。第６図に
おいて、１１はペレツトで、このペレツト１１は
ソースリード１２のマウント部１２ａに上マウン
トされる。上記ソースリード１２と交差する方向
には、ドレインリード１３およびゲートリード１
４が上記マウント部１２ａによつて隔てられるよ
うに配置される。上記ペレツト１１のソース電極
１５、ドレイン電極１６およびゲート電極１７は
それぞれ、ボンデイングワイヤ１８〜２０を介し
て上記ソースリード１２、ドレインリード１３お
よびゲートリード１４に接続される。そして、上
記ペレツト１１、マウント部１２ａ、ドレインリ
ード１３の端部、およびゲートリード１４の端部
が外囲器２１に封止される。
FETを形成したペレツトを外囲器に封入する場
合には、第６図に示すようにしている。第６図に
おいて、１１はペレツトで、このペレツト１１は
ソースリード１２のマウント部１２ａに上マウン
トされる。上記ソースリード１２と交差する方向
には、ドレインリード１３およびゲートリード１
４が上記マウント部１２ａによつて隔てられるよ
うに配置される。上記ペレツト１１のソース電極
１５、ドレイン電極１６およびゲート電極１７は
それぞれ、ボンデイングワイヤ１８〜２０を介し
て上記ソースリード１２、ドレインリード１３お
よびゲートリード１４に接続される。そして、上
記ペレツト１１、マウント部１２ａ、ドレインリ
ード１３の端部、およびゲートリード１４の端部
が外囲器２１に封止される。
このように構成するのは、ソースリード１２の
長さを短かく、且つ幅を広くできるとともに、ソ
ースのボンデイングワイヤ１８のワイヤ長を短か
くするのに最も適しているためである。こうする
ことにより、ソースリード１２のインダクタンス
Lsを小さくできる。また、ゲートリードとドレ
インリードとの間にソースリードが入りゲートと
ドレインが遮へいされることによりゲート、ドレ
イン間の容量Cgdも小さくできる。上記Ls、Cgd
を小さくすることは、FETの最大有能利得MAG
を大きくすることにつながる。
長さを短かく、且つ幅を広くできるとともに、ソ
ースのボンデイングワイヤ１８のワイヤ長を短か
くするのに最も適しているためである。こうする
ことにより、ソースリード１２のインダクタンス
Lsを小さくできる。また、ゲートリードとドレ
インリードとの間にソースリードが入りゲートと
ドレインが遮へいされることによりゲート、ドレ
イン間の容量Cgdも小さくできる。上記Ls、Cgd
を小さくすることは、FETの最大有能利得MAG
を大きくすることにつながる。
すなわち、最大有能利得MAGは、
MAG（T／）2／〔4gds（R
g＋Ri＋Rs＋πTLs） ＋4πTCgd（2Rg＋Ri＋Rs
＋2πTLs）〕 と表わされる。但し、上式においてTはカツトオ
フ周波数、は動作周波数、gdsはドレイン、ソ
ース間のコンダクタンス、Rgはゲート抵抗、Ri
はゲート直下のチヤネル抵抗、Rsはソース抵抗
である。
g＋Ri＋Rs＋πTLs） ＋4πTCgd（2Rg＋Ri＋Rs
＋2πTLs）〕 と表わされる。但し、上式においてTはカツトオ
フ周波数、は動作周波数、gdsはドレイン、ソ
ース間のコンダクタンス、Rgはゲート抵抗、Ri
はゲート直下のチヤネル抵抗、Rsはソース抵抗
である。
上式からわかるように、ソースリードインダク
タンスLs、ゲート、ドレイン間容量Cgdを小さく
することによつて、最大有能利得MAGを大きく
できる。
タンスLs、ゲート、ドレイン間容量Cgdを小さく
することによつて、最大有能利得MAGを大きく
できる。
第７図は、前記第６図におけるペレツト１１の
断面構成を示している。第７図において、２２は
半絶縁性基板、２３はN+型のソース領域、２４
はN+型のドレイン領域、２５はＮ型のチヤネル
領域、２６はソース電極、２７はドレイン電極、
２８はゲート電極、２９は裏面電極である。な
お、IDはドレイン電流（動作電流）、IEXは過剰リ
ーク電流で、ここでは説明の便宜上電子の流れと
同一方向を電流と定義する。また、斜線で示す領
域３０はゲート電極２８下から伸びた空乏層領域
である。
断面構成を示している。第７図において、２２は
半絶縁性基板、２３はN+型のソース領域、２４
はN+型のドレイン領域、２５はＮ型のチヤネル
領域、２６はソース電極、２７はドレイン電極、
２８はゲート電極、２９は裏面電極である。な
お、IDはドレイン電流（動作電流）、IEXは過剰リ
ーク電流で、ここでは説明の便宜上電子の流れと
同一方向を電流と定義する。また、斜線で示す領
域３０はゲート電極２８下から伸びた空乏層領域
である。
ところで、上記第７図に示したようなFETを
前記第６図に示したようにマウントすると、ドレ
イン電流IDが一定の直流バイアス条件のもとで振
動するという問題を生ずる。本来、FETの動作
電流としてはドレイン電流IDのみであるが、例え
ばGaAsでは半絶縁性基板２２中に過剰なリーク
電流IEXが流れ、しかもこの電流IEXは10〜100Hz程
度の交流成分を持つていることによるものと思わ
れる。この原因については明確ではないが、半絶
縁GaAs基板内で電子の発生消滅があり、これが
振動した過動電流源となつていることが確認され
ている。上記半絶縁GaAs基板内で発生した電子
Ｅは、第８図に示すように、FETの動作領域下
部の空乏層領域３１を介して過剰なリーク電流
IEXとしてドレイン領域２４に流れ込む（ドレイ
ンの電位が高いため）。この時、電子Ｅが上記空
乏層領域３１を通過するため、この空乏層領域３
１が影響をを受け、ドレイン電流IDが変調されて
ドレイン電流２７から流れ出る電流が振動すると
解釈される。
前記第６図に示したようにマウントすると、ドレ
イン電流IDが一定の直流バイアス条件のもとで振
動するという問題を生ずる。本来、FETの動作
電流としてはドレイン電流IDのみであるが、例え
ばGaAsでは半絶縁性基板２２中に過剰なリーク
電流IEXが流れ、しかもこの電流IEXは10〜100Hz程
度の交流成分を持つていることによるものと思わ
れる。この原因については明確ではないが、半絶
縁GaAs基板内で電子の発生消滅があり、これが
振動した過動電流源となつていることが確認され
ている。上記半絶縁GaAs基板内で発生した電子
Ｅは、第８図に示すように、FETの動作領域下
部の空乏層領域３１を介して過剰なリーク電流
IEXとしてドレイン領域２４に流れ込む（ドレイ
ンの電位が高いため）。この時、電子Ｅが上記空
乏層領域３１を通過するため、この空乏層領域３
１が影響をを受け、ドレイン電流IDが変調されて
ドレイン電流２７から流れ出る電流が振動すると
解釈される。
なお、半絶縁性基板中の電流の振動について
は、Appl.Dtys.Lett.41(10)、15November1982
P.989、および1985IEEE GaAs IC Symposium
“Low Ffequency Oscillation In GaAsIC′s″に
記載されている。
は、Appl.Dtys.Lett.41(10)、15November1982
P.989、および1985IEEE GaAs IC Symposium
“Low Ffequency Oscillation In GaAsIC′s″に
記載されている。
上述したドレイン電流IDの振動が発生すると、
高周波のゲインGpsも振動し、その結果この素子
を回路に使用したセツトのトータルのゲインも振
動する。例えばTVチユーナに上記素子を組込ん
だ場合は、TV画面がちらつくという現象が起こ
る。
高周波のゲインGpsも振動し、その結果この素子
を回路に使用したセツトのトータルのゲインも振
動する。例えばTVチユーナに上記素子を組込ん
だ場合は、TV画面がちらつくという現象が起こ
る。
（発明が解決しようとする問題点）
上述したように、従来の半導体装置では一定の
直流バイアス印加条件のもとでドレイン電流が振
動する欠点がある。
直流バイアス印加条件のもとでドレイン電流が振
動する欠点がある。
この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、ドレイン電流
の振動を防止できる半導体装置を提供することで
ある。
もので、その目的とするところは、ドレイン電流
の振動を防止できる半導体装置を提供することで
ある。
［発明の構成］
（問題点を解決するための手段）
この発明においては、上記の目的を達成するた
めに、半絶縁性基板の裏面にドレインバイアス電
圧と同電位、あるいはこれよりも高い正のバイア
ス電圧を印加するようにしている。
めに、半絶縁性基板の裏面にドレインバイアス電
圧と同電位、あるいはこれよりも高い正のバイア
ス電圧を印加するようにしている。
（作用）
上記のように構成することにより、半絶縁性基
板中に発生した電子を基板の裏面側から引き出
し、ドレイン領域に流れ込まないようにできるの
で、ドレイン電流の振動を防止できる。
板中に発生した電子を基板の裏面側から引き出
し、ドレイン領域に流れ込まないようにできるの
で、ドレイン電流の振動を防止できる。
（実施例）
以下、この発明の一実施例について図面を参照
して説明する。第１図はペレツトを外囲器に封入
する際の各リードの配置を示し、第２図は上記ペ
レツトの断面構成を示している。第１図および第
２図において、前記第６図および第７図と同一構
成部には同じ符号を付している。FETが形成さ
れたペレツト１１は、リード３２のマウント部３
２ａはマウントされる。このリード３２にはドレ
インバイアス電圧以上の正のバイアス電圧VRが
印加される。上記リード３２と離隔し、且つこの
リード３２と長手方向が同一となるようにソース
リード１２配置される。上記リード３２，１２と
交差する方向には、ドレインリード１３、ゲート
リード１４が配置され、これらのリード１３，１
４間には上記マウント部３２ａが配置される。上
記ペレツト１１のソース電極１５、ドレイン電極
１６およびゲート電極１７はそれぞれ、ボンデイ
ングワイヤ１８〜２０を介して上記ソースリード
１２、ドレインリード１３およびゲートリード１
４に接続される。そして、上記ペレツト１１、マ
ウント部３２ａ、ソースリード１２の端部、ドレ
インリード１３の端部、およびゲートリード１４
の端部が外囲器２１に封止されて成る。
して説明する。第１図はペレツトを外囲器に封入
する際の各リードの配置を示し、第２図は上記ペ
レツトの断面構成を示している。第１図および第
２図において、前記第６図および第７図と同一構
成部には同じ符号を付している。FETが形成さ
れたペレツト１１は、リード３２のマウント部３
２ａはマウントされる。このリード３２にはドレ
インバイアス電圧以上の正のバイアス電圧VRが
印加される。上記リード３２と離隔し、且つこの
リード３２と長手方向が同一となるようにソース
リード１２配置される。上記リード３２，１２と
交差する方向には、ドレインリード１３、ゲート
リード１４が配置され、これらのリード１３，１
４間には上記マウント部３２ａが配置される。上
記ペレツト１１のソース電極１５、ドレイン電極
１６およびゲート電極１７はそれぞれ、ボンデイ
ングワイヤ１８〜２０を介して上記ソースリード
１２、ドレインリード１３およびゲートリード１
４に接続される。そして、上記ペレツト１１、マ
ウント部３２ａ、ソースリード１２の端部、ドレ
インリード１３の端部、およびゲートリード１４
の端部が外囲器２１に封止されて成る。
第２図は、前記第１図におけるペレツト１１の
断面構成図である。ペレツト１１の裏面電極２９
には、電源３３から上記リード３２を介してVR
なる正のバイアス電圧が印加される。このバイア
ス電圧VRは、ドレインバイアス電源３４からド
レイン電極２７に印加されるドレインバイアス電
圧VD以上（VR≧VD）に設定される。
断面構成図である。ペレツト１１の裏面電極２９
には、電源３３から上記リード３２を介してVR
なる正のバイアス電圧が印加される。このバイア
ス電圧VRは、ドレインバイアス電源３４からド
レイン電極２７に印加されるドレインバイアス電
圧VD以上（VR≧VD）に設定される。
このような構成によれば、裏面電極２９にドレ
インバイアス電圧VDより高い正のバイアス電圧
VRが印加されているので、半絶縁性基板２２中
に発生した電子は裏面電極２９側に引き込まれ、
過剰なリーク電流IEXは裏面電極２９に向かつて
流れる。従つて、第３図に示す如くリーク電流
IEXはFETの動作領域下部の空乏層領域３１を通
過しないので、この領域３１に影響を与えること
は無く、ドレイン電流IDの振動を防止できる。
インバイアス電圧VDより高い正のバイアス電圧
VRが印加されているので、半絶縁性基板２２中
に発生した電子は裏面電極２９側に引き込まれ、
過剰なリーク電流IEXは裏面電極２９に向かつて
流れる。従つて、第３図に示す如くリーク電流
IEXはFETの動作領域下部の空乏層領域３１を通
過しないので、この領域３１に影響を与えること
は無く、ドレイン電流IDの振動を防止できる。
なお、ソースリード１２の形状は短かく太く、
且つソースのボンデイングワイヤ１８のワイヤ長
を短かくするように配慮すれば、ソースリード１
２のインダクタンスLsの増加を最小限にでき、
また形状の工夫によつてゲート、ドレイン間をソ
ースリードで遮へいする効果を損わない様にして
ゲート、ドレイン間容量Cgdの増大を最小限にで
き、最大有能利得MAGの低下を防止できる。
且つソースのボンデイングワイヤ１８のワイヤ長
を短かくするように配慮すれば、ソースリード１
２のインダクタンスLsの増加を最小限にでき、
また形状の工夫によつてゲート、ドレイン間をソ
ースリードで遮へいする効果を損わない様にして
ゲート、ドレイン間容量Cgdの増大を最小限にで
き、最大有能利得MAGの低下を防止できる。
第４図および第５図はそれぞれ、この発明の他
の実施例を示すもので、ペレツト１１をドレイン
リード１３の端部に設けたマウント部１３ａにマ
ウントすることにより、裏面電極２９にドレイン
バイアス電圧VDを印加するようにしている。第
４図および第５図において、前記第１図および第
２図と同一構成部には同じ符号を付しており、ソ
ースリード１２は上記マウント部１３ａの一部を
囲すようにコの字形に折曲されている。これによ
つて、ソースのボンデイングワイヤ１８のワイヤ
長を短かくするようにしている。
の実施例を示すもので、ペレツト１１をドレイン
リード１３の端部に設けたマウント部１３ａにマ
ウントすることにより、裏面電極２９にドレイン
バイアス電圧VDを印加するようにしている。第
４図および第５図において、前記第１図および第
２図と同一構成部には同じ符号を付しており、ソ
ースリード１２は上記マウント部１３ａの一部を
囲すようにコの字形に折曲されている。これによ
つて、ソースのボンデイングワイヤ１８のワイヤ
長を短かくするようにしている。
このような構成においても上記実施例と同様
に、半絶縁性基板２２中に発生した電子による過
剰なリーク電流IEXを裏面電極２９側に導くこと
ができ、ドレイン電流IDの振動を防止できる。
に、半絶縁性基板２２中に発生した電子による過
剰なリーク電流IEXを裏面電極２９側に導くこと
ができ、ドレイン電流IDの振動を防止できる。
なお、前記第４図に示した構成の場合にも前記
第１図の実施例と同様に、ソースリード１２を短
かく且つ太くすることにより、このソースリード
１２のインダクタンスLsが最小となるように配
慮すべきである。また、ゲート、ドレイン間の遮
へい効果は従来例と同等となる。
第１図の実施例と同様に、ソースリード１２を短
かく且つ太くすることにより、このソースリード
１２のインダクタンスLsが最小となるように配
慮すべきである。また、ゲート、ドレイン間の遮
へい効果は従来例と同等となる。
［発明の効果］
以上説明したようにこの発明によれば、ドレイ
ン電流の振動を防止できる半導体装置が得られ
る。
ン電流の振動を防止できる半導体装置が得られ
る。
第１図ないし第３図はそれぞれこの発明の一実
施例に係わる半導体装置について説明するための
図、第４図および第５図はそれぞれこの発明の他
の実施例について説明するための図、第６図ない
し第８図はそれぞれ従来の半導体装置について説
明するための図である。 １１……ペレツト、１２……ソースリード、１
３……ドレインリード、１４……ゲートリード、
２１……外囲器、２２……半絶縁性基板、２３…
…ソース領域、２４……ドレイン領域、２５……
チヤネル領域、２６……ソース電極、２７……ド
レイン電極、２８……ゲート電極、２９……裏面
電極、３２……リード、VD……ドレインバイア
ス電圧、VR……バイアス電圧。
施例に係わる半導体装置について説明するための
図、第４図および第５図はそれぞれこの発明の他
の実施例について説明するための図、第６図ない
し第８図はそれぞれ従来の半導体装置について説
明するための図である。 １１……ペレツト、１２……ソースリード、１
３……ドレインリード、１４……ゲートリード、
２１……外囲器、２２……半絶縁性基板、２３…
…ソース領域、２４……ドレイン領域、２５……
チヤネル領域、２６……ソース電極、２７……ド
レイン電極、２８……ゲート電極、２９……裏面
電極、３２……リード、VD……ドレインバイア
ス電圧、VR……バイアス電圧。
Claims (1)
- 【特許請求の範囲】 １ 半絶縁性基板と、この基板の表面領域に所定
間隔に離隔して形成されるソース領域、ドレイン
領域と、これらソース、ドレイン領域間に形成さ
れるチヤンネル領域と、上記ソース領域およびド
レイン領域上の上記半絶縁性基板上にそれぞれ形
成されるソース電極およびドレイン電極と、上記
チヤネル領域上の上記半絶縁性基板上に形成され
るゲート電極とを備えたペレツトを上記ドレイン
電極へのバイアス電圧と等しいかあるいは高いバ
イアス電圧が印加されるリードに設けたマウント
部にマウントし、上記ソース電極、ドレイン電極
およびゲート電極をそれぞれソースリード、ドレ
インリードおよびゲートリードにそれぞれ接続し
た後、外囲器に封止することを特徴とする半導体
装置。 ２ 前記ペレツトがマウントされる前記リードを
前記ドレインリードと共用することを特徴とする
特許請求の範囲第１項記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61231722A JPS6386555A (ja) | 1986-09-30 | 1986-09-30 | 半導体装置 |
| US07/060,341 US4775878A (en) | 1986-09-30 | 1987-06-10 | Semiconductor device formed in semi-insulative substrate |
| EP19870108583 EP0265593B1 (en) | 1986-09-30 | 1987-06-15 | Field-effect transistor formed in a semi-insulating substrate |
| DE87108583T DE3787069T2 (de) | 1986-09-30 | 1987-06-15 | Feldeffekttransistor in einem halbisolierenden Substrat hergestellt. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61231722A JPS6386555A (ja) | 1986-09-30 | 1986-09-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6386555A JPS6386555A (ja) | 1988-04-16 |
| JPH0262946B2 true JPH0262946B2 (ja) | 1990-12-27 |
Family
ID=16927996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61231722A Granted JPS6386555A (ja) | 1986-09-30 | 1986-09-30 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4775878A (ja) |
| EP (1) | EP0265593B1 (ja) |
| JP (1) | JPS6386555A (ja) |
| DE (1) | DE3787069T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5220194A (en) * | 1989-11-27 | 1993-06-15 | Motorola, Inc. | Tunable capacitor with RF-DC isolation |
| JP2654268B2 (ja) * | 1991-05-13 | 1997-09-17 | 株式会社東芝 | 半導体装置の使用方法 |
| EP0543282A1 (en) * | 1991-11-19 | 1993-05-26 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| EP0959503A1 (en) | 1998-05-11 | 1999-11-24 | Alcatel Alsthom Compagnie Générale d'Electricité | Field effect transistor, control method for controlling such a field affect transistor and a frequency mixer means including such a field effect transistor |
| US6962202B2 (en) | 2003-01-09 | 2005-11-08 | Shell Oil Company | Casing conveyed well perforating apparatus and method |
| JP4810904B2 (ja) * | 2005-07-20 | 2011-11-09 | ソニー株式会社 | 高周波スイッチ回路を有する高周波装置 |
| CN102437025B (zh) * | 2011-12-02 | 2013-04-24 | 南京大学 | 一种消除pmos中负偏压温度不稳定性影响的方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3794862A (en) * | 1972-04-05 | 1974-02-26 | Rockwell International Corp | Substrate bias circuit |
| CA997869A (en) * | 1973-04-12 | 1976-09-28 | Intersil | Floating body mosfet |
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