JPH08195434A - 表面電界デリミティング構造を有する集積デバイスとその製造方法 - Google Patents
表面電界デリミティング構造を有する集積デバイスとその製造方法Info
- Publication number
- JPH08195434A JPH08195434A JP7150534A JP15053495A JPH08195434A JP H08195434 A JPH08195434 A JP H08195434A JP 7150534 A JP7150534 A JP 7150534A JP 15053495 A JP15053495 A JP 15053495A JP H08195434 A JPH08195434 A JP H08195434A
- Authority
- JP
- Japan
- Prior art keywords
- integrated device
- region
- delimiting structure
- surface field
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W42/00—Arrangements for protection of devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
- H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
- H10W74/124—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed the encapsulations having cavities other than that occupied by chips
Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Pressure Sensors (AREA)
- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 電界パッドやチャネルストッパを用いること
なく、保護層の電界をデリミティングすることができる
構造を有する集積デバイスおよびその製造方法を得る。 【構成】 樹脂シール層３０の下にある不活性層１８で
覆われた表面１９を有する基板１１、エピタキシャル層
１２を備えて表面電界デリミティング構造を有し、樹脂
シール層３０を、基板１１、エピタキシャル層１２の低
電位バイアス領域である基板１１に電気的に固定するた
めの固定構造３２を備える。
なく、保護層の電界をデリミティングすることができる
構造を有する集積デバイスおよびその製造方法を得る。 【構成】 樹脂シール層３０の下にある不活性層１８で
覆われた表面１９を有する基板１１、エピタキシャル層
１２を備えて表面電界デリミティング構造を有し、樹脂
シール層３０を、基板１１、エピタキシャル層１２の低
電位バイアス領域である基板１１に電気的に固定するた
めの固定構造３２を備える。
Description
【０００１】
【産業上の利用分野】この発明は、表面電界デリミティ
ング（境界：ｄｅｌｉｍｉｔｉｎｇ）構造を有する集積
デバイスとその製造方法に関するものである。
ング（境界：ｄｅｌｉｍｉｔｉｎｇ）構造を有する集積
デバイスとその製造方法に関するものである。
【０００２】
【従来の技術】公知のように、集積デバイスにはデバイ
スの表面層の電荷、または印加された電位にバイアスさ
れた表面層によって表面電界が頻繁に生じる。その表面
電界は、表面層またはデバイスの保護表面層全体をバイ
アスする。
スの表面層の電荷、または印加された電位にバイアスさ
れた表面層によって表面電界が頻繁に生じる。その表面
電界は、表面層またはデバイスの保護表面層全体をバイ
アスする。
【０００３】表面電界はデバイスのある表面部分の極性
を反転する可能性があるため、好ましいものではない。
表面電界は寄生ＭＯＳトランジスタを形成したり、デバ
イスの動作を損なわせる。
を反転する可能性があるため、好ましいものではない。
表面電界は寄生ＭＯＳトランジスタを形成したり、デバ
イスの動作を損なわせる。
【０００４】この可能性は、典型的には、デバイスの表
面と保護層の間に設けられた不活性層（パッシベーショ
ン層）によって露出されて残された高電圧コンタクトパ
ッドを有する高電圧（例えば６００Ｖ以上）デバイスに
おいて生じる。この場合、保護層に直接接触する高電圧
パッドは、保護層を高電位にバイアスし、半導体材料の
隣接体の表面層を反転する可能性がある。
面と保護層の間に設けられた不活性層（パッシベーショ
ン層）によって露出されて残された高電圧コンタクトパ
ッドを有する高電圧（例えば６００Ｖ以上）デバイスに
おいて生じる。この場合、保護層に直接接触する高電圧
パッドは、保護層を高電位にバイアスし、半導体材料の
隣接体の表面層を反転する可能性がある。
【０００５】これを明解に説明するため、一つの例とさ
れた構造が図２に示されている。図２は、高電圧集積デ
バイス２の表面部分１、デバイス２の表面４を覆う不活
性層３、そして、プラスティック保護層全体５を示して
いる。いくつかの位置において、不活性層３は、コンタ
クトパッドによって遮られている。図２においては、高
電圧パッド６と低電圧パッド７のみが示されている。例
示のように、高電圧パッド６によって発生された電界
は、保護層５をバイアスし、パッド６とパッド７の間の
部分に異なる電位を発生させる。もし、パッド６の電圧
が高いなら、保護層５のバイアスはデバイスの下部の極
性を反転させる。
れた構造が図２に示されている。図２は、高電圧集積デ
バイス２の表面部分１、デバイス２の表面４を覆う不活
性層３、そして、プラスティック保護層全体５を示して
いる。いくつかの位置において、不活性層３は、コンタ
クトパッドによって遮られている。図２においては、高
電圧パッド６と低電圧パッド７のみが示されている。例
示のように、高電圧パッド６によって発生された電界
は、保護層５をバイアスし、パッド６とパッド７の間の
部分に異なる電位を発生させる。もし、パッド６の電圧
が高いなら、保護層５のバイアスはデバイスの下部の極
性を反転させる。
【０００６】
【発明が解決しようとする課題】表面電界を除去、また
は少なくともデリミティングするために現在使用されて
いる技術は、電界プレートまたはチャネルストッパの構
成を備える。しかしながら、この構成は、この構成がデ
バイスの全体表面を覆って設けられるとその領域が無視
できないほどとなる。
は少なくともデリミティングするために現在使用されて
いる技術は、電界プレートまたはチャネルストッパの構
成を備える。しかしながら、この構成は、この構成がデ
バイスの全体表面を覆って設けられるとその領域が無視
できないほどとなる。
【０００７】この発明の目的は、電界パッドやチャネル
ストッパを用いることなく、保護層の電界をデリミティ
ングすることができる構造を有する集積デバイスを得る
ことにある。
ストッパを用いることなく、保護層の電界をデリミティ
ングすることができる構造を有する集積デバイスを得る
ことにある。
【０００８】この発明によれば、請求項１のように、表
面電界デリミティング構造を有する集積デバイスを提供
でき、また、請求項９のように、そのようなデバイスの
製造方法を提供することができる。
面電界デリミティング構造を有する集積デバイスを提供
でき、また、請求項９のように、そのようなデバイスの
製造方法を提供することができる。
【０００９】実際、この発明によれば、デバイスを囲む
保護層は、低電圧にバイアスされ、その結果、保護層の
電界は、半導体材料に備えられた活性領域でゼロ値を表
わす。
保護層は、低電圧にバイアスされ、その結果、保護層の
電界は、半導体材料に備えられた活性領域でゼロ値を表
わす。
【００１０】
【実施例】この発明の好ましい、制限を受けることのな
い実施例が、図面を参照して述べられる。 実施例１．図１の集積デバイス１０においては、この発
明に関係する部分のみが示されている。さらに詳しく
は、デバイス１０は、ここではＰタイプの基板１１、Ｎ
タイプのエピタキシャル層１２を備えている。エピタキ
シャル層１２は、Ｐタイプの深い領域を有して、領域を
分離する接合を構成し、側面に活性領域１４（一つのみ
示される）が形成され、この領域内にデバイスの要素、
例えば、電気的なシンボルで示されるバイポーラ、また
はＭＯＳトランジスタ、ダイオードなどが形成される。
い実施例が、図面を参照して述べられる。 実施例１．図１の集積デバイス１０においては、この発
明に関係する部分のみが示されている。さらに詳しく
は、デバイス１０は、ここではＰタイプの基板１１、Ｎ
タイプのエピタキシャル層１２を備えている。エピタキ
シャル層１２は、Ｐタイプの深い領域を有して、領域を
分離する接合を構成し、側面に活性領域１４（一つのみ
示される）が形成され、この領域内にデバイスの要素、
例えば、電気的なシンボルで示されるバイポーラ、また
はＭＯＳトランジスタ、ダイオードなどが形成される。
【００１１】不活性層１８は、金属部分２３、２４、２
５での開口２０、２１、２２を除いて、エピタキシャル
層１２の上面全体を覆っている。さらに詳しくは、金属
部分２３は、高電圧（例えば６００Ｖ）のコンタクトパ
ッドを形成し、（図示しない金属ワイヤ上で）デバイス
１０の高電圧部分を、デバイス上の接続ピン（図示しな
い）へ接続するための接続ワイヤ（図示しない）に接続
する。金属部分２５は、低電圧コンタクトパッドを形成
し、（図示しない金属線上で）デバイス１０の低電圧部
分をそれぞれ接続ワイヤに接続する。そして、高電圧パ
ッド２３の近くで、かつパッド２３と、デバイス１０の
要素が形成される活性領域１４との間の任意の割合の位
置に配置された金属部分２４は、深い領域２８を介して
基板１１に接続される。この実施例では、Ｐタイプは、
いわゆるトップボトム（ｔｏｐ−ｂｏｔｔｏｍ）技術、
すなわち、エピタキシャル層１２を成長させる前に、基
板１１にドーピング材を予め析出させ、底部分を形成
し、成長エピタキシャル層１２内にドーピング材を下方
に拡散させることによってトップ部分を形成する技術を
使用して形成される。
５での開口２０、２１、２２を除いて、エピタキシャル
層１２の上面全体を覆っている。さらに詳しくは、金属
部分２３は、高電圧（例えば６００Ｖ）のコンタクトパ
ッドを形成し、（図示しない金属ワイヤ上で）デバイス
１０の高電圧部分を、デバイス上の接続ピン（図示しな
い）へ接続するための接続ワイヤ（図示しない）に接続
する。金属部分２５は、低電圧コンタクトパッドを形成
し、（図示しない金属線上で）デバイス１０の低電圧部
分をそれぞれ接続ワイヤに接続する。そして、高電圧パ
ッド２３の近くで、かつパッド２３と、デバイス１０の
要素が形成される活性領域１４との間の任意の割合の位
置に配置された金属部分２４は、深い領域２８を介して
基板１１に接続される。この実施例では、Ｐタイプは、
いわゆるトップボトム（ｔｏｐ−ｂｏｔｔｏｍ）技術、
すなわち、エピタキシャル層１２を成長させる前に、基
板１１にドーピング材を予め析出させ、底部分を形成
し、成長エピタキシャル層１２内にドーピング材を下方
に拡散させることによってトップ部分を形成する技術を
使用して形成される。
【００１２】このデバイスは、その全体表面が、保護プ
ラスティック（樹脂）層３０によってシールされてい
る。
ラスティック（樹脂）層３０によってシールされてい
る。
【００１３】実際、図１の構造においては、不活性層１
８は、高電圧パッド２３に隣接して開口されている。そ
して、パッドは開口２１で、深い領域２８を介してグラ
ンド（基板１１）に接地される金属ラインまたは領域２
４のために設けられる。こうして、保護層３０内の電位
傾斜は、高電圧パッド２３と開口２１の間の領域に制限
される。この結果、開口２１と２２の間の保護層３０の
電界はゼロとなり、グランドに接地する開口と低電圧パ
ッドの間の（１４で示されるような）活性領域内の極性
が反転されるのを防止でき、そして、活性領域の集積要
素の動作の悪化も防がれる。
８は、高電圧パッド２３に隣接して開口されている。そ
して、パッドは開口２１で、深い領域２８を介してグラ
ンド（基板１１）に接地される金属ラインまたは領域２
４のために設けられる。こうして、保護層３０内の電位
傾斜は、高電圧パッド２３と開口２１の間の領域に制限
される。この結果、開口２１と２２の間の保護層３０の
電界はゼロとなり、グランドに接地する開口と低電圧パ
ッドの間の（１４で示されるような）活性領域内の極性
が反転されるのを防止でき、そして、活性領域の集積要
素の動作の悪化も防がれる。
【００１４】言い換えれば、金属部分２４と深い領域２
８はグランドへ樹脂層３０を接地するための要素３２を
形成する。
８はグランドへ樹脂層３０を接地するための要素３２を
形成する。
【００１５】電圧固定構造３２は、好ましくは、保護層
３０に接触する高電圧表面領域を囲むように形成され、
それらを低電圧領域から電気的に分離する。
３０に接触する高電圧表面領域を囲むように形成され、
それらを低電圧領域から電気的に分離する。
【００１６】ここで、低電圧という言葉は、（デバイス
の最小電位、通常は基板の電位に関し）半導体材料が極
性反転を受ける電位以下のどんな電位も意味することが
指摘される。この値は、当業者において、材料の処理と
特性、そして出願人によって使用された技術、例えば実
質的に２０Ｖ以下の電圧の使用に従って変化することが
知られている。逆に、高電圧という言葉は、半導体材料
の極性反転を生じさせるような値の電位を意味してい
る。
の最小電位、通常は基板の電位に関し）半導体材料が極
性反転を受ける電位以下のどんな電位も意味することが
指摘される。この値は、当業者において、材料の処理と
特性、そして出願人によって使用された技術、例えば実
質的に２０Ｖ以下の電圧の使用に従って変化することが
知られている。逆に、高電圧という言葉は、半導体材料
の極性反転を生じさせるような値の電位を意味してい
る。
【００１７】さらに、固定構造３２は、有効性から、デ
バイスのどんな活性領域１４にも直接には接続されてい
ない。ここで、直接接続という言葉は、湿気が通ること
ができるどんな通路をも意味する。そしてそれゆえ、エ
ピタキシャル層と基板を通るどんな電気通路も含まれな
い。
バイスのどんな活性領域１４にも直接には接続されてい
ない。ここで、直接接続という言葉は、湿気が通ること
ができるどんな通路をも意味する。そしてそれゆえ、エ
ピタキシャル層と基板を通るどんな電気通路も含まれな
い。
【００１８】固定構造３２は、デバイスの電気的特性を
悪化させることはない。湿気が不活性層１８内の開口を
通して浸透し、その下にある金属領域２４を腐食させた
場合、上述されたように、金属領域２４は、活性領域に
接続されておらず、それゆえ、金属領域２４のどんな腐
食も、デバイスの動作を悪化させることはなく、単に固
定構造のデリミティング効果を減ずるだけである。逆
に、デバイスが開口２１を通して入る湿気に対して、例
えば、外部保護層の優れた特性により、十分にガードさ
れている場合は、（表面１９上に広がる金属ラインを介
しての）直接電気接続がデバイスの要素に対して作られ
る。
悪化させることはない。湿気が不活性層１８内の開口を
通して浸透し、その下にある金属領域２４を腐食させた
場合、上述されたように、金属領域２４は、活性領域に
接続されておらず、それゆえ、金属領域２４のどんな腐
食も、デバイスの動作を悪化させることはなく、単に固
定構造のデリミティング効果を減ずるだけである。逆
に、デバイスが開口２１を通して入る湿気に対して、例
えば、外部保護層の優れた特性により、十分にガードさ
れている場合は、（表面１９上に広がる金属ラインを介
しての）直接電気接続がデバイスの要素に対して作られ
る。
【００１９】この発明に従う構造は、次のようにして製
造される。まず、基板１１に接地するための深い領域２
８が、例えば、上述したトップボトム技術を使用して、
そして、好ましくは絶縁領域１３のような他の深い領域
の形成とともに成長される。その要素は、その後、デバ
イス１０の構造と特性に従って、エピタキシャル層１２
内に形成される。そして、一つ、またはそれ以上の金属
ライン２４（または適当に形づけられる領域）が、高電
圧パッド２３の近くに堆積され、形成される。このステ
ップは、デバイスの金属接触領域と接触パッド２３、２
５（または、デバイスが多くの金属レベルを有するな
ら、より低い金属レベル）の形成とともに同時に行われ
ることもできる。この点において、不活性層１８は堆積
され、エッチングされて金属ラインまたは領域２４で、
開口２１を形成する。このステップは、またコンタクト
パッド２３、２５で、開口２０、２２の形成と同時に行
われることができる。それから、通常最終ステップであ
るが、チップを切り、リードフレームへ接着し、接続ワ
イヤをハンダ付けし、そして樹脂シーリングケース３０
をモールドする。この段階で、樹脂は開口２１を含む不
活性開口内に浸透し、金属領域２４に隣接する樹脂部分
の電位をグランドに固定する。この発明に従う電界デリ
ミティング構造の製造は、それだけで、付加的なコスト
を含まず、単に種々の製造マスクの変更だけで済む。
造される。まず、基板１１に接地するための深い領域２
８が、例えば、上述したトップボトム技術を使用して、
そして、好ましくは絶縁領域１３のような他の深い領域
の形成とともに成長される。その要素は、その後、デバ
イス１０の構造と特性に従って、エピタキシャル層１２
内に形成される。そして、一つ、またはそれ以上の金属
ライン２４（または適当に形づけられる領域）が、高電
圧パッド２３の近くに堆積され、形成される。このステ
ップは、デバイスの金属接触領域と接触パッド２３、２
５（または、デバイスが多くの金属レベルを有するな
ら、より低い金属レベル）の形成とともに同時に行われ
ることもできる。この点において、不活性層１８は堆積
され、エッチングされて金属ラインまたは領域２４で、
開口２１を形成する。このステップは、またコンタクト
パッド２３、２５で、開口２０、２２の形成と同時に行
われることができる。それから、通常最終ステップであ
るが、チップを切り、リードフレームへ接着し、接続ワ
イヤをハンダ付けし、そして樹脂シーリングケース３０
をモールドする。この段階で、樹脂は開口２１を含む不
活性開口内に浸透し、金属領域２４に隣接する樹脂部分
の電位をグランドに固定する。この発明に従う電界デリ
ミティング構造の製造は、それだけで、付加的なコスト
を含まず、単に種々の製造マスクの変更だけで済む。
【００２０】この発明の範囲から逸脱することなく、こ
こで上述され、示されたデバイスと製造方法に対して、
変更が行われ得ることは明白である。特に、集積デバイ
スは、どんな技術を用いて形成されるタイプであっても
よい。そして深い領域２８は、金属固定領域２４を基
板、またはどんな状態においても低電圧であるデバイス
のどの領域にも電気的に接続するための適当な方法にお
いて形成されるものであってもよい。低電圧という言葉
は、すでに述べたように、半導体材料の極性反転を生じ
させない電位を意味する。
こで上述され、示されたデバイスと製造方法に対して、
変更が行われ得ることは明白である。特に、集積デバイ
スは、どんな技術を用いて形成されるタイプであっても
よい。そして深い領域２８は、金属固定領域２４を基
板、またはどんな状態においても低電圧であるデバイス
のどの領域にも電気的に接続するための適当な方法にお
いて形成されるものであってもよい。低電圧という言葉
は、すでに述べたように、半導体材料の極性反転を生じ
させない電位を意味する。
【図１】 この発明によるデリミティング構造を有する
集積デバイスを備える半導体材料の部分断面図である。
集積デバイスを備える半導体材料の部分断面図である。
【図２】 従来の集積デバイスの断面図である。
１０ 集積デバイス、１１ 半導体材料（基板）、１２
半導体材料体（エピタキシャル層）、１４ 活性領
域、１８ 不活性層、１９ 表面、２１ 開口、２３
高電圧構成物（パッド）、２４ 導電材料構成物（金属
固定領域）、２８深い接触領域、 ３０ プラスティッ
ク材料層、３２ 電気的固定手段（電圧固定構造）。
半導体材料体（エピタキシャル層）、１４ 活性領
域、１８ 不活性層、１９ 表面、２１ 開口、２３
高電圧構成物（パッド）、２４ 導電材料構成物（金属
固定領域）、２８深い接触領域、 ３０ プラスティッ
ク材料層、３２ 電気的固定手段（電圧固定構造）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブルーノ・ムラーリ イタリア国、20052 モンツァ、ヴィア・ アルディーゴ １ (72)発明者 ウバルド・マストロマッテオ イタリア国、20010 コルナレード、ヴィ ア・ブレーラ 18／チ (72)発明者 クラウディオ・コンティエロ イタリア国、20090 ブッチナスコ、ヴィ ア・モランディ 11
Claims (15)
- 【請求項１】 プラスティック材料層３０の下にある不
活性層１８で覆われた表面１９を有する半導体材料体１
１、１２を備えた表面電界デリミティング構造を有する
集積デバイスにおいて、 上記プラスティック材料層３０を、上記半導体材料体の
低電位バイアス領域１１に電気的に固定するための手段
３２を備えることを特徴とする表面電界デリミティング
構造を有する集積デバイス。 - 【請求項２】 請求項１の表面電界デリミティング構造
を有する集積デバイスにおいて、上記プラスティック材
料層３０に接触する高電圧構成物２３を備え、上記固定
手段３２は上記高電圧構成物の近くに配置されることを
特徴とする表面電界デリミティング構造を有する集積デ
バイス。 - 【請求項３】 請求項１または請求項２の表面電界デリ
ミティング構造を有する集積デバイスにおいて、上記半
導体材料体１１、１２は電気要素を集積する活性領域１
４を備え、上記電気的固定手段３２は上記活性領域１４
の上記電気要素に接続されないことを特徴とする表面電
界デリミティング構造を有する集積デバイス。 - 【請求項４】 請求項１乃至請求項３のいずれかの表面
電界デリミティング構造を有する集積デバイスにおい
て、上記固定手段３２は、上記不活性層１８内に形成さ
れ、上記バイアス領域１１に上記プラスティック材料層
３０に接続するため、上記プラスティック材料で充填さ
れた少なくとも一つの開口２１を備えることを特徴とす
る表面電界デリミティング構造を有する集積デバイス。 - 【請求項５】 請求項４の表面電界デリミティング構造
を有する集積デバイスにおいて、上記少なくとも一つの
開口２１において、上記半導体材料体１１、１２の上記
表面１９上に導電材料２４の少なくとも一つの構成物を
備えることを特徴とする表面電界デリミティング構造を
有する集積デバイス。 - 【請求項６】 請求項５の表面電界デリミティング構造
を有する集積デバイスにおいて、上記導電材料の構成物
は金属ライン２４であることを特徴とする表面電界デリ
ミティング構造を有する集積デバイス。 - 【請求項７】 請求項５または請求項６の表面電界デリ
ミティング構造を有する集積デバイスにおいて、上記半
導体材料体１１、１２は基板領域１１と上記基板領域に
重ねられ、上記表面１９を形成するエピタキシャル領域
１２を備え、上記バイアス領域は、上記基板領域１１に
よって形成され、上記導電材料２４の構成物と上記基板
領域１１の間の上記エピタキシャル領域１２に広がる少
なくとも一つの深い接触領域２８を備えることを特徴と
する表面電界デリミティング構造を有する集積デバイ
ス。 - 【請求項８】 請求項７の表面電界デリミティング構造
を有する集積デバイスにおいて、上記深い接触領域２８
は、上記基板領域と同じ導電タイプであることを特徴と
する表面電界デリミティング構造を有する集積デバイ
ス。 - 【請求項９】 表面１９を生じる半導体材料体１１、１
２を形成するステップと、上記半導体材料体の上に不活
性層１８を形成するステップと、上記不活性層の上にプ
ラスティック材料層３０を形成するステップとを備えた
表面電界デリミティング構造３２を有する集積デバイス
１０の製造方法において、上記プラスティック材料層３
０を上記半導体材料体の低電圧バイアス領域１１に電気
的に固定するための手段３２を形成するステップを備え
たことを特徴とする表面電界デリミティング構造３２を
有する集積デバイス１０の製造方法。 - 【請求項１０】 請求項９の表面電界デリミティング構
造３２を有する集積デバイス１０の製造方法において、
上記プラスティック材料層３０に接触する高電圧構成物
２３を形成するステップを備え、上記固定手段３２は上
記高電圧構成物の近くに形成されることを特徴とする表
面電界デリミティング構造３２を有する集積デバイス１
０の製造方法。 - 【請求項１１】 請求項９または請求項１０の表面電界
デリミティング構造３２を有する集積デバイス１０の製
造方法において、上記不活性層１８に少なくとも一つの
開口２１を形成し、上記バイアス領域１１に上記プラス
ティック材料層３０を電気的に接続するために上記プラ
スティック材料を上記少なくとも一つの開口に充填する
ことを特徴とする表面電界デリミティング構造３２を有
する集積デバイス１０の製造方法。 - 【請求項１２】 請求項１１の表面電界デリミティング
構造３２を有する集積デバイス１０の製造方法におい
て、上記半導体材料体１１、１２の表面上、少なくとも
一つの上記開口２１において、上記充填ステップに先行
して少なくとも一つの導電材料２４を形成するステップ
を備えることを特徴とする表面電界デリミティング構造
３２を有する集積デバイス１０の製造方法。 - 【請求項１３】 請求項１２の表面電界デリミティング
構造３２を有する集積デバイス１０の製造方法におい
て、上記導電材料の構成物は金属ライン２４を備えるこ
とを特徴とする表面電界デリミティング構造３２を有す
る集積デバイス１０の製造方法。 - 【請求項１４】 請求項１２または請求項１３の表面電
界デリミティング構造３２を有する集積デバイス１０の
製造方法において、上記半導体材料体１１、１２は基板
領域１１と、上記基板領域上に重ねられたエピタキシャ
ル領域１２を備え、上記導電材料の構成物２４と上記基
板領域１１の間の上記エピタキシャル領域１２に広がる
少なくとも一つの深い接触領域１２を形成するステップ
を備えることを特徴とする表面電界デリミティング構造
３２を有する集積デバイス１０の製造方法。 - 【請求項１５】 請求項９乃至請求項１４のいずれかの
表面電界デリミティング構造３２を有する集積デバイス
１０の製造方法において、表面１９を有し、半導体材料
の基板１１上に重ねられた半導体材料のエピタキシャル
層１２内に、深い接合絶縁領域１３と、上記表面１９と
上記基板１１の間に広がる、少なくとも一つの深い接触
領域２８とを同時に形成するステップと、 上記エピタキシャル層１２内に電気要素を形成するステ
ップと、 上記表面１９上の上記電気要素を電気的に接続するため
の金属領域とパッド２３、２５と、上記少なくとも一つ
の深い接触領域２８上で、上記少なくとも一つの深い接
触領域２８を電気的に接触させる少なくとも一つの金属
固定領域２４を同時に形成するステップと、 上記表面１９を覆う不活性層１８を形成するステップ
と、 上記不活性層１８内に、上記パッド２３、２５を露出す
るための開口２０、２２と、上記金属領域２４を露出す
るための少なくとも一つの開口２１とを同時に形成する
ステップと、 上記接触パッド２３、２５の外部接続のための要素を形
成するステップと、 上記少なくとも一つの開口２１を充填し、上記プラステ
ィック材料をグランドに固定するための要素３２を形成
するように、上記絶縁プラスティック材料の層３０を形
成するステップとを備えることを特徴とする表面電界デ
リミティング構造３２を有する集積デバイス１０の製造
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP94830300A EP0689248B1 (en) | 1994-06-20 | 1994-06-20 | Integrated device with a surface electrical field delimiting structure and relative fabrication process |
| IT94830300.3 | 1994-06-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08195434A true JPH08195434A (ja) | 1996-07-30 |
Family
ID=8218471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7150534A Pending JPH08195434A (ja) | 1994-06-20 | 1995-06-16 | 表面電界デリミティング構造を有する集積デバイスとその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5804884A (ja) |
| EP (1) | EP0689248B1 (ja) |
| JP (1) | JPH08195434A (ja) |
| DE (1) | DE69410251T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002524877A (ja) * | 1998-09-03 | 2002-08-06 | テレフオンアクチーボラゲツト エル エム エリクソン（パブル） | 高電圧シールド |
| US7087977B2 (en) | 2002-09-27 | 2006-08-08 | Renesas Technology Corp. | Semiconductor device including multiple wiring layers and circuits operating in different frequency bands |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60141428A (ja) * | 1983-12-27 | 1985-07-26 | Anretsuto:Kk | ル−ツロ−タ専用加工方法 |
| JPS60142533A (ja) * | 1983-12-29 | 1985-07-27 | Nec Corp | 半導体集積回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1251456A (ja) * | 1969-06-12 | 1971-10-27 | ||
| US4400711A (en) * | 1981-03-31 | 1983-08-23 | Rca Corporation | Integrated circuit protection device |
| EP0160941A3 (en) * | 1984-05-07 | 1987-03-25 | General Electric Company | High voltage interconnect system for a semiconductor integrated circuit |
| US4825278A (en) * | 1985-10-17 | 1989-04-25 | American Telephone And Telegraph Company At&T Bell Laboratories | Radiation hardened semiconductor devices |
| IT1253682B (it) * | 1991-09-12 | 1995-08-22 | Sgs Thomson Microelectronics | Struttura di protezione dalle scariche elettrostatiche |
| US5196920A (en) * | 1992-04-21 | 1993-03-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device for limiting capacitive coupling between adjacent circuit blocks |
| JPH06204236A (ja) * | 1992-12-28 | 1994-07-22 | Canon Inc | 半導体装置、半導体製造装置、集積回路、半導体装置の製造方法および半導体製造方法 |
-
1994
- 1994-06-20 EP EP94830300A patent/EP0689248B1/en not_active Expired - Lifetime
- 1994-06-20 DE DE69410251T patent/DE69410251T2/de not_active Expired - Fee Related
-
1995
- 1995-06-16 JP JP7150534A patent/JPH08195434A/ja active Pending
- 1995-06-20 US US08/492,597 patent/US5804884A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60141428A (ja) * | 1983-12-27 | 1985-07-26 | Anretsuto:Kk | ル−ツロ−タ専用加工方法 |
| JPS60142533A (ja) * | 1983-12-29 | 1985-07-27 | Nec Corp | 半導体集積回路 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002524877A (ja) * | 1998-09-03 | 2002-08-06 | テレフオンアクチーボラゲツト エル エム エリクソン（パブル） | 高電圧シールド |
| US7087977B2 (en) | 2002-09-27 | 2006-08-08 | Renesas Technology Corp. | Semiconductor device including multiple wiring layers and circuits operating in different frequency bands |
| US7217987B2 (en) | 2002-09-27 | 2007-05-15 | Renesas Technology Corp. | Semiconductor device and manufacturing the same |
| US7479681B2 (en) | 2002-09-27 | 2009-01-20 | Renesas Eastern Technology Corp. | Multilayered semiconductor structure containing a MISFET, a resistor, a capacitor, and an inductor |
| US7671381B2 (en) | 2002-09-27 | 2010-03-02 | Renesas Eastern Japan Semiconductor, Inc. | Semiconductor device and manufacturing the same |
| US7741656B2 (en) | 2002-09-27 | 2010-06-22 | Renesas Technology Corporation | Semiconductor device and manufacturing the same |
| US8080831B2 (en) | 2002-09-27 | 2011-12-20 | Renesas Electronics Corporation | Semiconductor device and manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69410251D1 (de) | 1998-06-18 |
| US5804884A (en) | 1998-09-08 |
| EP0689248B1 (en) | 1998-05-13 |
| EP0689248A1 (en) | 1995-12-27 |
| DE69410251T2 (de) | 1998-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6365937B1 (en) | Electrostatic discharge protection device having a graded junction | |
| CA1242532A (en) | Input protection arrangement for vlsi intergrated circuit devices | |
| US6040604A (en) | Semiconductor component comprising an electrostatic-discharge protection device | |
| US6248657B1 (en) | Semiconductor device and method for manufacturing the same | |
| TW202322341A (zh) | 具有增強底板的整合隔離電容器 | |
| JPH11261010A5 (ja) | ||
| JPH08195434A (ja) | 表面電界デリミティング構造を有する集積デバイスとその製造方法 | |
| JPH06177242A (ja) | 半導体集積回路装置 | |
| KR960001614B1 (ko) | 고전압 집적회로 | |
| JP2748938B2 (ja) | 半導体集積回路装置 | |
| US6515332B1 (en) | Insulated-gate field-effect semiconductor device | |
| US4998160A (en) | Substrate power supply contact for power integrated circuits | |
| JPH01262654A (ja) | 半導体装置 | |
| JPH0997901A (ja) | 半導体装置 | |
| US5187558A (en) | Stress reduction structure for a resin sealed semiconductor device | |
| JPS6321341B2 (ja) | ||
| JPH0345898B2 (ja) | ||
| KR950005470B1 (ko) | 정전기특성이 개선된 반도체장치 | |
| JPS6153756A (ja) | 半導体装置 | |
| KR940009351B1 (ko) | 반도체 칩의 에지 시일 및 그 제조방법 | |
| JP3409414B2 (ja) | 半導体装置 | |
| CN118507515A (zh) | 半导体器件及其制造方法 | |
| JPS62111474A (ja) | 半導体集積回路装置 | |
| JPH05152508A (ja) | 半導体装置 | |
| JPS63119562A (ja) | 半導体装置 |