JPH0548007A - 集積回路パツド用静電的放電保護デバイス及び関連する集積構造 - Google Patents
集積回路パツド用静電的放電保護デバイス及び関連する集積構造Info
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- JPH0548007A JPH0548007A JP3355883A JP35588391A JPH0548007A JP H0548007 A JPH0548007 A JP H0548007A JP 3355883 A JP3355883 A JP 3355883A JP 35588391 A JP35588391 A JP 35588391A JP H0548007 A JPH0548007 A JP H0548007A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 従来の保護回路と異なり、放電電流に対する
十分な耐性を有しかつ該放電電流を吸収して素子を保護
できる回路を提供する。 【構成】 パッドに接続されたエミッタ、接地されたコ
レクタ及び抵抗を通して前記パッドに接続されたベー
ス、及びそのベースとコレクタ間に機能的に接続された
集積ツェナーダイオードを有する横方向の集積トランジ
スタを含んで成る集積回路の外部電気接続パッドを過電
圧から保護する回路。
十分な耐性を有しかつ該放電電流を吸収して素子を保護
できる回路を提供する。 【構成】 パッドに接続されたエミッタ、接地されたコ
レクタ及び抵抗を通して前記パッドに接続されたベー
ス、及びそのベースとコレクタ間に機能的に接続された
集積ツェナーダイオードを有する横方向の集積トランジ
スタを含んで成る集積回路の外部電気接続パッドを過電
圧から保護する回路。
Description
【０００１】
【産業上の利用分野】本発明は、トライボロジー又は他
の同等の効果により生ずる静電的放電から集積回路を保
護するためのデバイスに関する。
の同等の効果により生ずる静電的放電から集積回路を保
護するためのデバイスに関する。
【０００２】
【従来技術】集積回路の静電的放電に対する鋭敏性を評
価するために最も多く使用されている定量的基準は、集
積回路の接地ピンを接地したまま各ピンを好適な放電回
路に接続することである。静電的放電（ＥＳＤ）の特色
は短時間に大電流が流れることである。最も多く使用さ
れている放電モデルは、1.5 ｋΩの抵抗に、次いでテス
トしているピンに接続された100 ｐＦのコンデンサから
成るいわゆる「人体モデル（ＨＢＭ）」である。チップ
中の放電回路が1.5 ｋΩより遙に小さいインピーダンス
を有していると、電流は時間定数γ＝150 ｎｓで指数的
に減少する。静電的放電は接合及びゲート酸化物に対し
て種々の効果を有している。接合の重要な因子は放電の
間に消費されてその中に準断熱条件下で加熱を生じさせ
るエネルギである。それから誘導される温度上昇は局所
的には数百度になることがあり、その破壊が実際には生
じないとしても適切な集積構造の電気的特性を変化させ
る欠陥の生成及び／又はドーパントの移動だけでなく、
接合に近い金属化層の金属の溶融を生じさせることがあ
る。
価するために最も多く使用されている定量的基準は、集
積回路の接地ピンを接地したまま各ピンを好適な放電回
路に接続することである。静電的放電（ＥＳＤ）の特色
は短時間に大電流が流れることである。最も多く使用さ
れている放電モデルは、1.5 ｋΩの抵抗に、次いでテス
トしているピンに接続された100 ｐＦのコンデンサから
成るいわゆる「人体モデル（ＨＢＭ）」である。チップ
中の放電回路が1.5 ｋΩより遙に小さいインピーダンス
を有していると、電流は時間定数γ＝150 ｎｓで指数的
に減少する。静電的放電は接合及びゲート酸化物に対し
て種々の効果を有している。接合の重要な因子は放電の
間に消費されてその中に準断熱条件下で加熱を生じさせ
るエネルギである。それから誘導される温度上昇は局所
的には数百度になることがあり、その破壊が実際には生
じないとしても適切な集積構造の電気的特性を変化させ
る欠陥の生成及び／又はドーパントの移動だけでなく、
接合に近い金属化層の金属の溶融を生じさせることがあ
る。
【０００３】ＥＳＤ保護システムの本質的な素子は損傷
を受けることなく全放電電流を導くことのできるデバイ
スである。放電の間にそれぞれの「パッド」により達す
る電圧は、それを越えると集積回路ダウンストリーム
（保護された回路）の接合がブレークダウンを受けてし
まう最大限度を越えてはならない。多数のＥＳＤ保護回
路デバイスが知られ、これらの既知回路が図１Ａ及びＢ
から図６Ａ及びＢまでに纏められ、各図のペアのうち第
１の図（Ａ）は保護デバイスの回路ダイアグラムで第２
の図（Ｂ）は対応する集積構造を示している。これらの
既知の保護デバイスのそれぞれはいくつかの欠点を有し
ている。図１Ａ及びＢの保護構造は直流サプライへの接
続を必要とする。集積回路の機能上の理由から、サプラ
イ電圧自身より大きい電圧にピンを導かなければならな
い場合は、この構造の使用は不可能である。正の放電に
対する耐性は大部分保護された回路自身に依存し、つま
り放電路はしばしば予測不能で危険である。
を受けることなく全放電電流を導くことのできるデバイ
スである。放電の間にそれぞれの「パッド」により達す
る電圧は、それを越えると集積回路ダウンストリーム
（保護された回路）の接合がブレークダウンを受けてし
まう最大限度を越えてはならない。多数のＥＳＤ保護回
路デバイスが知られ、これらの既知回路が図１Ａ及びＢ
から図６Ａ及びＢまでに纏められ、各図のペアのうち第
１の図（Ａ）は保護デバイスの回路ダイアグラムで第２
の図（Ｂ）は対応する集積構造を示している。これらの
既知の保護デバイスのそれぞれはいくつかの欠点を有し
ている。図１Ａ及びＢの保護構造は直流サプライへの接
続を必要とする。集積回路の機能上の理由から、サプラ
イ電圧自身より大きい電圧にピンを導かなければならな
い場合は、この構造の使用は不可能である。正の放電に
対する耐性は大部分保護された回路自身に依存し、つま
り放電路はしばしば予測不能で危険である。
【０００４】図２Ａ及びＢに例示されたデバイスは浅く
かつ強いｎ+ 拡散層と比較的弱いｐ拡散層間のツェナー
効果を利用する。放電条件下のブレークダウンは接合の
円筒部分に局所的に起こり、引続き浅い拡散部中での電
流集中つまり接合自身の限定されたエリア（カーブして
いるゾーン）内での強い電流集中が起こる。これは、縦
方向に成長する溶融アルミニウム「スパイク」による接
合のホール形成を引起し、あるいは金属化層のアルミニ
ウムの電熱移動効果（ツェナーザッピング）により水平
方向のこの接合を浅くしてしまうことがある。実際にこ
のデバイスは放電電流吸収用として高度に適している
が、他方放電自身に対する貧弱な耐性しか有していな
い。いわゆるＢＣＤプロセス（同じチップ上のパイポー
ラ、ＣＭＯＳ及びＤＭＯＳ集積構造）では共通して使用
される保護構造はベース−コレクタダイオードＤ１であ
る（図３Ａ及びＢ）。このデバイスは図２Ａ及びＢのデ
バイスより耐性が大きいが比較的高いクランプ電圧（ベ
ース−コレクタブレークダウン）を示し、一般に保護さ
れた回路の種々の接合が保護ダイオードが機能を始める
前にブレークダウンを受けやすくなる。
かつ強いｎ+ 拡散層と比較的弱いｐ拡散層間のツェナー
効果を利用する。放電条件下のブレークダウンは接合の
円筒部分に局所的に起こり、引続き浅い拡散部中での電
流集中つまり接合自身の限定されたエリア（カーブして
いるゾーン）内での強い電流集中が起こる。これは、縦
方向に成長する溶融アルミニウム「スパイク」による接
合のホール形成を引起し、あるいは金属化層のアルミニ
ウムの電熱移動効果（ツェナーザッピング）により水平
方向のこの接合を浅くしてしまうことがある。実際にこ
のデバイスは放電電流吸収用として高度に適している
が、他方放電自身に対する貧弱な耐性しか有していな
い。いわゆるＢＣＤプロセス（同じチップ上のパイポー
ラ、ＣＭＯＳ及びＤＭＯＳ集積構造）では共通して使用
される保護構造はベース−コレクタダイオードＤ１であ
る（図３Ａ及びＢ）。このデバイスは図２Ａ及びＢのデ
バイスより耐性が大きいが比較的高いクランプ電圧（ベ
ース−コレクタブレークダウン）を示し、一般に保護さ
れた回路の種々の接合が保護ダイオードが機能を始める
前にブレークダウンを受けやすくなる。
【０００５】図４Ａ及びＢのデバイスは電熱放電現象に
典型的な非常に大きな電流のみを供与するＳＣＲ構造を
使用する。この保護構造の欠点は、ＢＣＤ集積回路では
それを通して放電電流自身に匹敵しあるいはそれより大
きい強さの電流を機能的に流すことのできるサプライ電
圧に接続されたピンが存在することがあることである。
このようなピンの電圧スパイクはＳＣＲの不可逆的トリ
ガリング（ラッチング）を生じさせ、該構造はその電圧
が結局非常に小さくなるとしてもトリガリングの比較的
高いクランプ電圧を示し、従ってトリガリングのクラン
プ電圧より低い電圧におけるブレークダウンを生じさせ
易い接合の保護の下での回路中での存在は保護回路の介
入を阻害し、更にデバイスが負の放電に対して保護しな
い。
典型的な非常に大きな電流のみを供与するＳＣＲ構造を
使用する。この保護構造の欠点は、ＢＣＤ集積回路では
それを通して放電電流自身に匹敵しあるいはそれより大
きい強さの電流を機能的に流すことのできるサプライ電
圧に接続されたピンが存在することがあることである。
このようなピンの電圧スパイクはＳＣＲの不可逆的トリ
ガリング（ラッチング）を生じさせ、該構造はその電圧
が結局非常に小さくなるとしてもトリガリングの比較的
高いクランプ電圧を示し、従ってトリガリングのクラン
プ電圧より低い電圧におけるブレークダウンを生じさせ
易い接合の保護の下での回路中での存在は保護回路の介
入を阻害し、更にデバイスが負の放電に対して保護しな
い。
【０００６】図５Ａ及びＢに示されたデバイスはＮＭＯ
Ｓトランジスタと共に機能する横方向のＮＰＮトランジ
スタのトリガリングを利用し、ここでは接地されたゲー
トが電界プレートとして機能しブレークダウン電圧を減
少させる。この解決法の欠点はアバランシェ領域中への
熱いキャリアの注入に起因してゲート酸化物の劣化が生
ずることであり、更にこれは負の放電に対して保護しな
い。図６Ａ及びＢに示されたデバイスは、この集積構造
ではゲートが熱い酸化物層上に存在する金属化層により
表されるため、ゲート電圧の上昇により生ずる反転チャ
ンネルの形成を利用する。その欠点は、金属の下の酸化
物の厚さに起因する高いクランプ電圧と、この構造が負
の放電に対して保護しないことである。
Ｓトランジスタと共に機能する横方向のＮＰＮトランジ
スタのトリガリングを利用し、ここでは接地されたゲー
トが電界プレートとして機能しブレークダウン電圧を減
少させる。この解決法の欠点はアバランシェ領域中への
熱いキャリアの注入に起因してゲート酸化物の劣化が生
ずることであり、更にこれは負の放電に対して保護しな
い。図６Ａ及びＢに示されたデバイスは、この集積構造
ではゲートが熱い酸化物層上に存在する金属化層により
表されるため、ゲート電圧の上昇により生ずる反転チャ
ンネルの形成を利用する。その欠点は、金属の下の酸化
物の厚さに起因する高いクランプ電圧と、この構造が負
の放電に対して保護しないことである。
【０００７】
【発明の目的及び概要】従来技術のこのレベルに対し、
本発明の目的は、ピン、つまり前述した従来技術の保護
デバイスの問題点及び欠点を有しない集積回路の外部電
気接続パッドを電熱的放電から保護するための回路及び
関連する集積構造を提供することである。 本質的に本
発明の回路は、保護されている前記パッドに接続された
エミッタ、接地されたコレクタ及び抵抗を通して前記パ
ッドに接続されたベース、及びそのベースとコレクタ間
に機能的に接続された集積ツェナーダイオードを有する
横方向の集積トランジスタを含んで成っている。
本発明の目的は、ピン、つまり前述した従来技術の保護
デバイスの問題点及び欠点を有しない集積回路の外部電
気接続パッドを電熱的放電から保護するための回路及び
関連する集積構造を提供することである。 本質的に本
発明の回路は、保護されている前記パッドに接続された
エミッタ、接地されたコレクタ及び抵抗を通して前記パ
ッドに接続されたベース、及びそのベースとコレクタ間
に機能的に接続された集積ツェナーダイオードを有する
横方向の集積トランジスタを含んで成っている。
【０００８】
【図面の説明】本発明の特徴及び利点は、引き続く本発
明の好ましい態様の説明及び添付図面の参照により更に
明らかになるであろう。図１Ａ及びＢから図６Ａ及びＢ
は、既述の通り、従来技術による回路及びそれぞれの保
護集積構造を纏めたものである。図７Ａは本発明の好ま
しい態様である保護デバイスの電気的ダイアグラムであ
り、図７Ｂは図７Ａに例示された電気的ダイアグラムに
よる保護デバイスの集積構造を示す集積回路の部分断面
図であり、図７Ｃは図７Ｂの集積構造の概略部分平面図
である。
明の好ましい態様の説明及び添付図面の参照により更に
明らかになるであろう。図１Ａ及びＢから図６Ａ及びＢ
は、既述の通り、従来技術による回路及びそれぞれの保
護集積構造を纏めたものである。図７Ａは本発明の好ま
しい態様である保護デバイスの電気的ダイアグラムであ
り、図７Ｂは図７Ａに例示された電気的ダイアグラムに
よる保護デバイスの集積構造を示す集積回路の部分断面
図であり、図７Ｃは図７Ｂの集積構造の概略部分平面図
である。
【０００９】
【好ましい態様の説明】本発明の好ましい実施例が図７
Ａ、Ｂ及びＣに示され、ここでは単結晶半導体基板（一
般にｐ- タイプの導電性を有する）上に形成されたｎ-
タイプのエピタキシャル層中に集積された回路のパッド
に対する本発明の保護デバイスの典型的な適用例が示さ
れている。実際にこれは集積回路、特にいわゆるＢＣＤ
タイプ集積回路（同じモノリチックな基板上に集積され
たバイポーラ、ＣＭＯＳ及びＤＭＯＳ構造を含む）を製
造するために最も広く使用されている半導体基板のタイ
プを示している。当業者には周知であるように当然本発
明の保護デバイスはそれぞれの回路ノード（及び電流の
方向）の全ての導電性と極性を反転することによりｐ-
タイプの導電性のエピタキシャル層に集積された回路に
も具現できるものである。
Ａ、Ｂ及びＣに示され、ここでは単結晶半導体基板（一
般にｐ- タイプの導電性を有する）上に形成されたｎ-
タイプのエピタキシャル層中に集積された回路のパッド
に対する本発明の保護デバイスの典型的な適用例が示さ
れている。実際にこれは集積回路、特にいわゆるＢＣＤ
タイプ集積回路（同じモノリチックな基板上に集積され
たバイポーラ、ＣＭＯＳ及びＤＭＯＳ構造を含む）を製
造するために最も広く使用されている半導体基板のタイ
プを示している。当業者には周知であるように当然本発
明の保護デバイスはそれぞれの回路ノード（及び電流の
方向）の全ての導電性と極性を反転することによりｐ-
タイプの導電性のエピタキシャル層に集積された回路に
も具現できるものである。
【００１０】図７Ａ、Ｂ及びＣを参照すると、パッドを
保護するための回路デバイスは本質的に同じパッドに接
続されたエミッタ、接地されたコレクタ及び抵抗ｒを通
して同じパッドに接続されたベース、及びそのベースと
コレクタ間に機能的に接続された集積ツェナーダイオー
ドＤＺを有するＰＮＰトランジスタを含んで成ってい
る。集積保護構造の態様が図７Ｂ及びＣに示されてい
る。この構造は、前記パッドの投影部からある距離離れ
たエリア内にありｐ- タイプの導電性の半導体単結晶２
とｎ- タイプの導電性のエピタキシャル層３の間のイン
ターフェイスに形成されたｎ+ タイプの埋設層１を含ん
でいる。保護構造の形成の全領域はｐ+ タイプの導電性
を有する深い分離拡散部４により都合良く分離されてい
る。デバイスの表面上のパッドにより占有されるエリア
の投影部と埋設層１の端部間の中間ゾーンに形成された
ｎ+ タイプの導電性を有する第１の深い拡散（シンカ
ー）領域５は実質的にエピタキシャル層３の表面から同
じエピタキシャル層と単結晶基板２との間のインターフ
ェイスまで縦方向に広がっている。図７Ｂから判るよう
に、第２のｎ+ タイプの埋設層６を深い拡散部５の基部
に形成するよう選択することができる。
保護するための回路デバイスは本質的に同じパッドに接
続されたエミッタ、接地されたコレクタ及び抵抗ｒを通
して同じパッドに接続されたベース、及びそのベースと
コレクタ間に機能的に接続された集積ツェナーダイオー
ドＤＺを有するＰＮＰトランジスタを含んで成ってい
る。集積保護構造の態様が図７Ｂ及びＣに示されてい
る。この構造は、前記パッドの投影部からある距離離れ
たエリア内にありｐ- タイプの導電性の半導体単結晶２
とｎ- タイプの導電性のエピタキシャル層３の間のイン
ターフェイスに形成されたｎ+ タイプの埋設層１を含ん
でいる。保護構造の形成の全領域はｐ+ タイプの導電性
を有する深い分離拡散部４により都合良く分離されてい
る。デバイスの表面上のパッドにより占有されるエリア
の投影部と埋設層１の端部間の中間ゾーンに形成された
ｎ+ タイプの導電性を有する第１の深い拡散（シンカ
ー）領域５は実質的にエピタキシャル層３の表面から同
じエピタキシャル層と単結晶基板２との間のインターフ
ェイスまで縦方向に広がっている。図７Ｂから判るよう
に、第２のｎ+ タイプの埋設層６を深い拡散部５の基部
に形成するよう選択することができる。
【００１１】同様のｎ+ タイプの導電性の深い拡散（シ
ンカー）領域を、パッド７の（投影）エリアに向かうサ
イドに対して実質的に直角である埋設層１の２個の相対
する端部に沿って形成し、これらの２個のｎ+ の深い拡
散領域の水平断面のプロフィールが図７Ｃの概略平面図
中にそれぞれ８及び９で示されている。埋設層１に向か
うサイドに沿ったｎ+ 領域５に隣接して形成された第１
のｐ+ タイプの導電性の拡散領域10は、横方向のＰＮＰ
トランジスタのエミッタ領域を構成し、領域５とともに
パッドの金属化層11に接触している。横方向に分離され
て横方向のＰＮＰトランジスタのコレクタ領域を構成す
るｐタイプの導電性の拡散領域12（例えばｐボディ）が
構成され、該トランジスタのベース領域はｎ- タイプの
エピタキシャル層３で構成されている。コレクタ領域12
は横方向にｐ+ タイプの導電性のコレクタコンタクト領
域13まで広がることができ、この領域は集積回路の接地
金属化層14に接触している。図示の例に示した通り、好
ましくは第３のｐ- タイプの導電性の中間領域15をコレ
クタ領域12とコレクタコンタクト領域13間に後述する目
的のために形成する。
ンカー）領域を、パッド７の（投影）エリアに向かうサ
イドに対して実質的に直角である埋設層１の２個の相対
する端部に沿って形成し、これらの２個のｎ+ の深い拡
散領域の水平断面のプロフィールが図７Ｃの概略平面図
中にそれぞれ８及び９で示されている。埋設層１に向か
うサイドに沿ったｎ+ 領域５に隣接して形成された第１
のｐ+ タイプの導電性の拡散領域10は、横方向のＰＮＰ
トランジスタのエミッタ領域を構成し、領域５とともに
パッドの金属化層11に接触している。横方向に分離され
て横方向のＰＮＰトランジスタのコレクタ領域を構成す
るｐタイプの導電性の拡散領域12（例えばｐボディ）が
構成され、該トランジスタのベース領域はｎ- タイプの
エピタキシャル層３で構成されている。コレクタ領域12
は横方向にｐ+ タイプの導電性のコレクタコンタクト領
域13まで広がることができ、この領域は集積回路の接地
金属化層14に接触している。図示の例に示した通り、好
ましくは第３のｐ- タイプの導電性の中間領域15をコレ
クタ領域12とコレクタコンタクト領域13間に後述する目
的のために形成する。
【００１２】拡散部12のそして可能なら領域15の少なく
とも表面部分の導電性のタイプを反転させることにより
形成されｎ+ ／ｐツェナー接合を形成するｎ+ タイプの
導電性の表面拡散領域16が横方向に広がり、２個のｎ+
タイプのシンカー領域８及び９のそれぞれに重なる（そ
のプロフィールは図７Ｃの平面図に見ることができる。
これにより導電路が、２個のｎ+ タイプの深い拡散領域
８及び９を通る同じｎ+ タイプ領域16、ｎ+ タイプ埋設
層１、領域５の基部のｎ+ タイプ領域６、及びパッドの
金属化層11間に形成され、この導電路は意図的に図７Ａ
の回路の抵抗ｒを構成する埋設層を含まないｎ- 導電性
エピタキシャル層中の抵抗部分を含んで成っている。図
７Ｂに示す通り、類似のｎ+ の表面拡散部を図中に符号
17で示すように深い拡散領域５の上端に形成するように
選択することもできる。
とも表面部分の導電性のタイプを反転させることにより
形成されｎ+ ／ｐツェナー接合を形成するｎ+ タイプの
導電性の表面拡散領域16が横方向に広がり、２個のｎ+
タイプのシンカー領域８及び９のそれぞれに重なる（そ
のプロフィールは図７Ｃの平面図に見ることができる。
これにより導電路が、２個のｎ+ タイプの深い拡散領域
８及び９を通る同じｎ+ タイプ領域16、ｎ+ タイプ埋設
層１、領域５の基部のｎ+ タイプ領域６、及びパッドの
金属化層11間に形成され、この導電路は意図的に図７Ａ
の回路の抵抗ｒを構成する埋設層を含まないｎ- 導電性
エピタキシャル層中の抵抗部分を含んで成っている。図
７Ｂに示す通り、類似のｎ+ の表面拡散部を図中に符号
17で示すように深い拡散領域５の上端に形成するように
選択することもできる。
【００１３】デバイスの機能は次の通りである。図中に
例示されたパッドに接続された外部ピンを偶発的にヒッ
トすることのある正の放電の間、注入された電流はエピ
タキシャルポケット３に接続されたキャパシティをチャ
ージし、そのポテンシャルを増加させる。ｎ+ タイプの
浅い拡散部16がパッドに電気的に接続され、一方下に位
置するｐタイプ拡散部（ｐボディ）12は接地されてい
る。パッド11の電圧はそれが領域16及び12間のｎ+ ／ｐ
ボディ接合の平面ゾーンのブレークダウン電圧に達した
ときにその増加を停止する。ＢＣＤタイププロセスのこ
のブレークダウン電圧は比較的低い。ブレークダウン電
流は２個のｎ+ タイプの深い拡散部（シンカー）８及び
９（図７Ｃ）により集められ、次いでｎ+ タイプ埋設層
１を通って、埋設層が無くｐ+ タイプの拡散部10の下に
位置する高抵抗性のｎ- タイプ（ｅｐｉ）のゾーンに送
られる。この抵抗（ｒ）を横切る電圧低下は、領域10及
びエピタキシャル層３間のｐ+ ／ｎ- （ｅｐｉ）接合の
順方向バイアスを生じさせる。これによりエピタキシャ
ル層３中に正孔（ホール）の注入が生じ、これらは次い
で横方向のＰＮＰトランジスタのコレクタ領域として機
能するｐタイプ領域12により集められる。従って放電電
流の大部分は横方向のＰＮＰトランジスタにより大地へ
運ばれる。領域16及び12間の接合により構成されるツェ
ナーダイオードは横方向のＰＮＰトランジスタのベース
電流に領域10とエピタキシャル層３間の接合をバイアス
するための電流のみを流す。ツェナー接合を通る電流密
度の減少は本質的なものであり、この接合は電熱放電に
非常に鋭敏な素子である。ツェナー接合のカーブしたゾ
ーン中のブレークダウン電流の濃度を更に減少させるた
めに、図示の例のように、ステップを形成してｎ+ ダイ
オード拡散部16の平滑なゾーンの下に位置するｐタイプ
領域12より弱いｐ- タイプ拡散領域（例えばｐウェル）
上にｎ+ 拡散部16の端部を形成することができる。パッ
ドに接続された金属化層11を広げて下に位置するｎ+ ／
ｐツェナー接合を完全に保護するようにすることは更に
好ましく、これにより（ｎ+ ／ｐ- ）接合のカーブする
部分中のブレークダウンを更に禁止することを可能とす
る電界プレートが生成する。
例示されたパッドに接続された外部ピンを偶発的にヒッ
トすることのある正の放電の間、注入された電流はエピ
タキシャルポケット３に接続されたキャパシティをチャ
ージし、そのポテンシャルを増加させる。ｎ+ タイプの
浅い拡散部16がパッドに電気的に接続され、一方下に位
置するｐタイプ拡散部（ｐボディ）12は接地されてい
る。パッド11の電圧はそれが領域16及び12間のｎ+ ／ｐ
ボディ接合の平面ゾーンのブレークダウン電圧に達した
ときにその増加を停止する。ＢＣＤタイププロセスのこ
のブレークダウン電圧は比較的低い。ブレークダウン電
流は２個のｎ+ タイプの深い拡散部（シンカー）８及び
９（図７Ｃ）により集められ、次いでｎ+ タイプ埋設層
１を通って、埋設層が無くｐ+ タイプの拡散部10の下に
位置する高抵抗性のｎ- タイプ（ｅｐｉ）のゾーンに送
られる。この抵抗（ｒ）を横切る電圧低下は、領域10及
びエピタキシャル層３間のｐ+ ／ｎ- （ｅｐｉ）接合の
順方向バイアスを生じさせる。これによりエピタキシャ
ル層３中に正孔（ホール）の注入が生じ、これらは次い
で横方向のＰＮＰトランジスタのコレクタ領域として機
能するｐタイプ領域12により集められる。従って放電電
流の大部分は横方向のＰＮＰトランジスタにより大地へ
運ばれる。領域16及び12間の接合により構成されるツェ
ナーダイオードは横方向のＰＮＰトランジスタのベース
電流に領域10とエピタキシャル層３間の接合をバイアス
するための電流のみを流す。ツェナー接合を通る電流密
度の減少は本質的なものであり、この接合は電熱放電に
非常に鋭敏な素子である。ツェナー接合のカーブしたゾ
ーン中のブレークダウン電流の濃度を更に減少させるた
めに、図示の例のように、ステップを形成してｎ+ ダイ
オード拡散部16の平滑なゾーンの下に位置するｐタイプ
領域12より弱いｐ- タイプ拡散領域（例えばｐウェル）
上にｎ+ 拡散部16の端部を形成することができる。パッ
ドに接続された金属化層11を広げて下に位置するｎ+ ／
ｐツェナー接合を完全に保護するようにすることは更に
好ましく、これにより（ｎ+ ／ｐ- ）接合のカーブする
部分中のブレークダウンを更に禁止することを可能とす
る電界プレートが生成する。
【００１４】パッド上の負の放電の間、コレクタ／基板
接合つまりｎ+ 拡散部とｎ+ タイプの埋設層１はｐ- タ
イプの基板２に関して順方向にバイアスされ、これは一
般に接地される。この放電電流はこの比較的広い順方向
バイアス接合を通して大地へ向かう。図７Ａ、Ｂ及びＣ
に例示された保護構造は、50から100 Ｖの間の電圧のＢ
ＣＤ（バイポーラ−ＣＭＯＳ及びＤＭＯＳ）タイプの集
積回路用の典型的なプロセスの順に従って完全に集積さ
れることができる。この順序は下記のように纏めること
ができる。 １．ｐタイプの基板。 ２．ｎ+ タイプの埋設層（アンチモンの拡散）。 ３．ｎタイプのエピタキシャル成長（リン）。 ４．ｐ+ タイプ分離（トップ分離）（硼素のインプラン
テーション） ５．ｎ+ シンカー（リンの深い拡散） ６．ｐウェル（ＮＭＯＳトランジスタのボディ領域のよ
うな最適の領域への硼素の弱いインプランテーション） ７．ｐ+ （ＰＮＰのエミッタ及びコレクタコンタクト用
として使用される硼素のより強いインプランテーショ
ン） ８．ｐボディ（ＤＭＯＳ、ＮＭＯＳボディ用に使用され
る硼素の中間ドースインプランテーション） ９．ｎ+ （ＮＭＯＳソース及びドレン領域用及びＮＰＮ
コレクタ及びエミッタコンタクト用として使用される砒
素の強い表面インプランテーション）
接合つまりｎ+ 拡散部とｎ+ タイプの埋設層１はｐ- タ
イプの基板２に関して順方向にバイアスされ、これは一
般に接地される。この放電電流はこの比較的広い順方向
バイアス接合を通して大地へ向かう。図７Ａ、Ｂ及びＣ
に例示された保護構造は、50から100 Ｖの間の電圧のＢ
ＣＤ（バイポーラ−ＣＭＯＳ及びＤＭＯＳ）タイプの集
積回路用の典型的なプロセスの順に従って完全に集積さ
れることができる。この順序は下記のように纏めること
ができる。 １．ｐタイプの基板。 ２．ｎ+ タイプの埋設層（アンチモンの拡散）。 ３．ｎタイプのエピタキシャル成長（リン）。 ４．ｐ+ タイプ分離（トップ分離）（硼素のインプラン
テーション） ５．ｎ+ シンカー（リンの深い拡散） ６．ｐウェル（ＮＭＯＳトランジスタのボディ領域のよ
うな最適の領域への硼素の弱いインプランテーション） ７．ｐ+ （ＰＮＰのエミッタ及びコレクタコンタクト用
として使用される硼素のより強いインプランテーショ
ン） ８．ｐボディ（ＤＭＯＳ、ＮＭＯＳボディ用に使用され
る硼素の中間ドースインプランテーション） ９．ｎ+ （ＮＭＯＳソース及びドレン領域用及びＮＰＮ
コレクタ及びエミッタコンタクト用として使用される砒
素の強い表面インプランテーション）
【００１５】この放電保護用の新規な集積構造は、ｎ+
／ｐボディツェナーの比較的低いクランプ電圧をＰＮＰ
トランジスタの通電の固有の耐性と組み合わせる。更に
ｎ+ ／ｐボディツェナーを通る電流はそれが幾ら上昇し
てもいわゆるツェナー「ザッピング」現象を生じさせる
ことができない。この現象は、ｎ+ 拡散部と接触するア
ルミニウムの電熱的移動とそれに続いてツェナー接合に
正孔を形成しそれを短絡させるまで行われる水平なアル
ミニウムチャンネルの形成から成る。本発明の構造で
は、ｎ+ 領域上にはアルミニウムは存在せず従ってアル
ミニウムスパイクによる接合のホール形成の可能性を排
除する。更にツェナーダイオードは接合のカーブしたゾ
ーンでの電流の濃度を減少させるように構成される。
／ｐボディツェナーの比較的低いクランプ電圧をＰＮＰ
トランジスタの通電の固有の耐性と組み合わせる。更に
ｎ+ ／ｐボディツェナーを通る電流はそれが幾ら上昇し
てもいわゆるツェナー「ザッピング」現象を生じさせる
ことができない。この現象は、ｎ+ 拡散部と接触するア
ルミニウムの電熱的移動とそれに続いてツェナー接合に
正孔を形成しそれを短絡させるまで行われる水平なアル
ミニウムチャンネルの形成から成る。本発明の構造で
は、ｎ+ 領域上にはアルミニウムは存在せず従ってアル
ミニウムスパイクによる接合のホール形成の可能性を排
除する。更にツェナーダイオードは接合のカーブしたゾ
ーンでの電流の濃度を減少させるように構成される。
【図１】図１Ａは従来のＥＳＤ保護回路デバイスの第１
の回路を例示するダイアグラムで、図１Ｂは図１Ａに対
応する集積構造である。
の回路を例示するダイアグラムで、図１Ｂは図１Ａに対
応する集積構造である。
【図２】図２Ａは従来のＥＳＤ保護回路デバイスの第２
の回路を例示するダイアグラムで、図２Ｂは図２Ａに対
応する集積構造である。
の回路を例示するダイアグラムで、図２Ｂは図２Ａに対
応する集積構造である。
【図３】図３Ａは従来のＥＳＤ保護回路デバイスの第３
の回路を例示するダイアグラムで、図３Ｂは図３Ａに対
応する集積構造である。
の回路を例示するダイアグラムで、図３Ｂは図３Ａに対
応する集積構造である。
【図４】図４Ａは従来のＥＳＤ保護回路デバイスの第４
の回路を例示するダイアグラムで、図４Ｂは図４Ａに対
応する集積構造である。
の回路を例示するダイアグラムで、図４Ｂは図４Ａに対
応する集積構造である。
【図５】図５Ａは従来のＥＳＤ保護回路デバイスの第５
の回路を例示するダイアグラムで、図５Ｂは図５Ａに対
応する集積構造である。
の回路を例示するダイアグラムで、図５Ｂは図５Ａに対
応する集積構造である。
【図６】図６Ａは従来のＥＳＤ保護回路デバイスの第６
の回路を例示するダイアグラムで、図６Ｂは図６Ａに対
応する集積構造である。
の回路を例示するダイアグラムで、図６Ｂは図６Ａに対
応する集積構造である。
【図７】図７Ａは本発明の好ましい態様である保護デバ
イスの電気的ダイアグラムであり、図７Ｂは図７Ａに例
示された電気的ダイアグラムによる保護デバイスの集積
構造を示す集積回路の部分断面図であり、図７Ｃは図７
Ｂの集積構造の概略部分平面図である。
イスの電気的ダイアグラムであり、図７Ｂは図７Ａに例
示された電気的ダイアグラムによる保護デバイスの集積
構造を示す集積回路の部分断面図であり、図７Ｃは図７
Ｂの集積構造の概略部分平面図である。
１・・・ｎ+ 埋設層 ２・・・基板 ３・・・エピタキ
シャル層 ４・・・分離拡散部 ５・・・第１のｎ+ シ
ンカー領域 ６・・・第２のｎ+ タイプ埋設層７・・・
パッド ８、９・・・ｎ+拡散領域 10・・・第１のｐ
+ 拡散領域11・・・金属化層 12・・・コレクタ領域
13・・・コレクタコンタクト領域14・・・接地金属化層
15・・・中間領域 16・・・表面拡散領域 ＤＺ・・
・ツェナーダイオード ｒ・・・抵抗
シャル層 ４・・・分離拡散部 ５・・・第１のｎ+ シ
ンカー領域 ６・・・第２のｎ+ タイプ埋設層７・・・
パッド ８、９・・・ｎ+拡散領域 10・・・第１のｐ
+ 拡散領域11・・・金属化層 12・・・コレクタ領域
13・・・コレクタコンタクト領域14・・・接地金属化層
15・・・中間領域 16・・・表面拡散領域 ＤＺ・・
・ツェナーダイオード ｒ・・・抵抗
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/62
Claims (9)
- 【請求項１】 単結晶半導体基板上に形成されたｎタイ
プの導電性エピタキシャル層中に集積された回路の外部
電気接続パッドを過電圧から保護するための回路におい
て、前記パッドに接続されたエミッタ、接地されたコレ
クタ及び抵抗を通して前記パッドに接続されたベース、
及びそのベースとコレクタ間に機能的に接続された集積
ツェナーダイオードを有する横方向の集積トランジスタ
を含んで成ることを特徴とする保護回路。 - 【請求項２】 単結晶半導体上に形成されたｎ- タイプ
の導電性エピタキシャル層中に集積された回路の外部電
気接続パッドを過電圧から保護するための集積構造にお
いて、 前記パッドのエリアの投影部からある距離離れた前記ｎ
- タイプのエピタキシャル層及び半導体結晶基板とのイ
ンターフェイスの第１エリア中に形成されたｎ+ タイプ
埋設層、 前記パッド及び前記埋設層のそれぞれのエリア間の分離
距離の中間ゾーン中に形成された第１のｎ+ タイプの深
い拡散領域、 前記パッドに向かうサイドに対して実質的に直角な前記
埋設層のサイドに沿って形成され、かつ埋設層とエピタ
キシャル層の表面間に広がる少なくとも１個の第２のｎ
+ タイプのエピタキシャル層、 横方向のＰＮＰトランジスタのエリア領域を構成し、前
記埋設層に向かう前記第１のｎ+ タイプの深い拡散領域
のサイドに沿って該深い拡散領域に隣接して形成され、
かつ該第１のｎ+ タイプの深い拡散領域とともに前記パ
ッドの金属化層に電気的に接触している第１のｐ+ タイ
プの導電性の拡散領域、 そのベース領域が前記第１のｐ+ タイプの導電性の拡散
領域から機能的に分離されている前記エピタキシャル層
により構成されている前記ＰＮＰトランジスタのコレク
タ領域を構成している少なくとも１個の第２のｐタイプ
の導電性の拡散領域、 前記第２のｐタイプ領域の端部に機能的に形成されかつ
接地金属化層に接触している少なくとも１個の第３のコ
レクタ接触ｐ+ タイプの導電性の拡散領域、 前記埋設層の周縁と前記第１のｎ+ タイプの深い拡散領
域との間の前記エピタキシャル層中の分離ゾーンにより
構成される抵抗路を含んで成り、前記第２のｐタイプの
導電性拡散領域の表面部分に導電性のタイプを反転する
ことにより形成されかつ前記第２のｎ+ タイプの深い拡
散領域中に横方向に広がって該第２のｎ+ タイプの深い
拡散領域を通り更に前記埋設層を通りかつ前記第１のｎ
+ タイプの深い拡散領域を通って前記パッドの前記金属
化層との電気的接続路を確立するようにした少なくとも
１個のｎ+ タイプの導電性の表面拡散領域を含んで成
り、 前記ｎ+ タイプの導電性の表面拡散領域と前記第２のｐ
タイプの導電性の拡散領域間の接合が前記横方向のＰＮ
Ｐトランジスタのコレクタとベース間に接続されたツェ
ナーダイオードを構成していることを特徴とする前記パ
ッドを過電圧から保護する回路。 - 【請求項３】 他のｐ- タイプの導電性の拡散領域が、
前記第２のｐタイプの導電性の拡散領域と前記第３のｐ
+ タイプの導電性の拡散領域間に存在し、かつ少なくと
も一部が前記ｎ+ タイプの導電性の表面拡散領域と重な
り、前記パッドの金属化層が前記ツェナー接合に重なる
エリアの絶縁層上に広がり、ツェナー接合のブレークダ
ウンを禁止するための電界プレートを形成する請求項２
に記載の集積構造。 - 【請求項４】 前記ｎ+ タイプ表面拡散層及び前記ｎ+
タイプ埋設層の電気的接触路が、それに沿って前記第２
のｎ+ タイプの導電性の深い拡散領域が形成されている
サイドとは反対の埋設層のサイドに沿って形成されてい
る第３のｎ+ タイプの導電性の深い拡散領域を含んで成
る請求項２に記載の集積構造。 - 【請求項５】 第２のｎ+ タイプの導電性の表面拡散領
域が前記第１のｎ+ タイプの深い拡散領域の表面部分に
形成され、かつ前記第１のｐ+ タイプの導電性の拡散領
域とともに前記パッドの前記金属化層に接触している請
求項２に記載の集積構造。 - 【請求項６】 単結晶半導体上に形成されたｐ- タイプ
導電性エピタキシャル層中に集積された回路の外部電気
接続パッドを過電圧から保護するための集積構造におい
て、 前記ｐ- タイプエピタキシャル層及び前記パッドのエリ
アの投影部からある距離離れた半導体結晶基板とのイン
ターフェイスの第１エリア中に形成されたｐ+ タイプ埋
設層、 前記パッド及び前記埋設層のそれぞれのエリア間の分離
距離の中間ゾーン中に形成された第１のｐ+ タイプの深
い拡散領域、 前記パッドに向かうサイドに対して実質的に直角な前記
埋設層のサイドに沿って形成され、かつ埋設層とエピタ
キシャル層の表面間に広がる少なくとも１個の第２のｐ
+ タイプのエピタキシャル層、 横方向のＮＰＮトランジスタのエリア領域を構成し、前
記埋設層に向かう前記第１のｐ+ タイプの深い拡散領域
のサイドに沿って該深い拡散領域に隣接して形成され、
かつ該第１のｐ+ タイプの深い拡散領域とともに前記パ
ッドの金属化層に電気的に接触している第１のｎ+ タイ
プの導電性の拡散領域、 そのベース領域が前記第１のｎ+ タイプの導電性の拡散
領域から機能的に分離されている前記エピタキシャル層
により構成されている前記ＮＰＮトランジスタのコレク
タ領域を構成している少なくとも１個の第２のｎタイプ
の導電性の拡散領域、 前記第２のｎタイプ領域の端部に機能的に形成されかつ
接地金属化層に接触している少なくとも１個の第３のコ
レクタ接触ｎ+ タイプの導電性の拡散領域、 前記埋設層の周縁と前記第１のｐ+ タイプの深い拡散領
域との間の前記エピタキシャル層中の分離ゾーンにより
構成される抵抗路を含んで成り、前記第２のｎ+ イプの
導電性拡散領域の表面部分に導電性のタイプを反転する
ことにより形成されかつ前記第２のｐ+ タイプの深い拡
散領域中に横方向に広がって該第２のｐ+ タイプの深い
拡散領域を通り更に前記埋設層を通りかつ前記第１のｐ
+ タイプの深い拡散領域を通って前記パッドの前記金属
化層との電気的接続路を確立するようにした少なくとも
１個のｐ+ タイプの導電性の表面拡散領域を含んで成
り、 前記ｐ+ タイプの導電性の表面拡散領域と前記第２のｎ
タイプの導電性の拡散領域間の接合が前記横方向のＮＰ
Ｎトランジスタのコレクタとベース間に接続されたツェ
ナーダイオードを構成していることを特徴とする前記パ
ッドを過電圧から保護する回路。 - 【請求項７】 他のｎ- タイプの導電性の拡散領域が、
前記第２のｐタイプの導電性の拡散領域と前記第３のｎ
+ タイプの導電性の拡散領域間に存在し、かつ少なくと
も一部が前記ｐ+ タイプの導電性の表面拡散領域と重な
り、前記パッドの金属化層が前記ツェナー接合に重なる
エリアの絶縁層上に広がり、ツェナー接合のブレークダ
ウンを禁止するための電界プレートを形成する請求項６
に記載の集積構造。 - 【請求項８】 前記ｐ+ タイプ表面拡散層及び前記ｐ+
タイプ埋設層の電気的接触路が、それに沿って前記第２
のｐ+ タイプの導電性の深い拡散領域が形成されている
サイドとは反対の埋設層のサイドに沿って形成されてい
る第３のｐ+ タイプの導電性の深い拡散領域を含んで成
る請求項６に記載の集積構造。 - 【請求項９】 第２のｐ+ タイプの導電性の表面拡散領
域が前記第１のｐ+ タイプの深い拡散領域の表面部分に
形成され、かつ前記第１のｎ+ タイプの導電性の拡散領
域とともに前記パッドの前記金属化層に接触している請
求項６に記載の集積構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP90830611A EP0492032B1 (en) | 1990-12-21 | 1990-12-21 | Electrostatic discharge protection device for an integrated circuit pad and related integrated structure |
| IT90830611.1 | 1990-12-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548007A true JPH0548007A (ja) | 1993-02-26 |
Family
ID=8206044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3355883A Pending JPH0548007A (ja) | 1990-12-21 | 1991-12-21 | 集積回路パツド用静電的放電保護デバイス及び関連する集積構造 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5223737A (ja) |
| EP (1) | EP0492032B1 (ja) |
| JP (1) | JPH0548007A (ja) |
| DE (1) | DE69029271T2 (ja) |
Cited By (4)
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|---|---|---|---|---|
| US6784499B2 (en) | 2003-01-28 | 2004-08-31 | Renesas Technology Corp. | Semiconductor device serving as a protecting element |
| JP2005150321A (ja) * | 2003-11-14 | 2005-06-09 | Mitsubishi Electric Corp | 半導体装置 |
| JP2013073993A (ja) * | 2011-09-27 | 2013-04-22 | Semiconductor Components Industries Llc | 半導体装置 |
| JP2013073992A (ja) * | 2011-09-27 | 2013-04-22 | Semiconductor Components Industries Llc | 半導体装置 |
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- 1991-12-20 US US07/812,190 patent/US5223737A/en not_active Expired - Lifetime
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| DE69029271D1 (de) | 1997-01-09 |
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