JPH0263149A - 半導体集積回路用パッケージ - Google Patents
半導体集積回路用パッケージInfo
- Publication number
- JPH0263149A JPH0263149A JP63214243A JP21424388A JPH0263149A JP H0263149 A JPH0263149 A JP H0263149A JP 63214243 A JP63214243 A JP 63214243A JP 21424388 A JP21424388 A JP 21424388A JP H0263149 A JPH0263149 A JP H0263149A
- Authority
- JP
- Japan
- Prior art keywords
- package
- terminals
- row
- electrical
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路用パッケージに関し、特に詳細
には、２列に平行に配列された電気端子を有し、その電
気端子が水平方向に伸びているタイプのパッケージ（以
下、フラットパッケージという）に関する。
には、２列に平行に配列された電気端子を有し、その電
気端子が水平方向に伸びているタイプのパッケージ（以
下、フラットパッケージという）に関する。
半導体集積回路チップを収容しているパッケージの一つ
とした、フラットパッケージが知られている。この様な
フラットパッケージの外観を第５図に示す。この図に示
すようにフラットパッケージ本体１はその両側に伸びる
２列の電気端子列２ａ、２ｂを有し、その電気端子列２
ａ、２ｂのそれぞれの電気端子は下側のプリント配線基
板上の配線パターンに電気的に接続できるようになって
いる。そして、この様なフラットパッケージ内には、例
えば半導体メモリーチップが搭載されいる。そして、こ
のような半導体メモリー素子を同種複数使用する場合に
は、それぞれの素子から伸びるデータライン用の電気端
子は、プリント配線板上に形成された共通のデータバス
に対して並列に接続される。そしてフラットパッケージ
に実装された半導体メモリー素子をプリント配線基板上
に実装するには、その電気端子をプリント配線基板上に
形成した電気接続部に接触させハンダ等で固定していた
。その実装状態を第６図（ａ）に示す。そして、そのプ
リント配線基板５上に形成された電気接続部３．４等は
それぞれ所望の配線パターン６．７で電気的に接続され
ている。
とした、フラットパッケージが知られている。この様な
フラットパッケージの外観を第５図に示す。この図に示
すようにフラットパッケージ本体１はその両側に伸びる
２列の電気端子列２ａ、２ｂを有し、その電気端子列２
ａ、２ｂのそれぞれの電気端子は下側のプリント配線基
板上の配線パターンに電気的に接続できるようになって
いる。そして、この様なフラットパッケージ内には、例
えば半導体メモリーチップが搭載されいる。そして、こ
のような半導体メモリー素子を同種複数使用する場合に
は、それぞれの素子から伸びるデータライン用の電気端
子は、プリント配線板上に形成された共通のデータバス
に対して並列に接続される。そしてフラットパッケージ
に実装された半導体メモリー素子をプリント配線基板上
に実装するには、その電気端子をプリント配線基板上に
形成した電気接続部に接触させハンダ等で固定していた
。その実装状態を第６図（ａ）に示す。そして、そのプ
リント配線基板５上に形成された電気接続部３．４等は
それぞれ所望の配線パターン６．７で電気的に接続され
ている。
しかし、上記のような従来の従来のフラットパッケージ
を用いた実装方法では、半導体素子の電気端子の数に対
応するだけの数の電気接続部が必要となり、更にそれら
の電気接続部間を所望な状態で電気的に連結するための
配線パターンが必要であった。そのため、実装する半導
体素子が増加すればするほど、配線パターンが飛躍的に
複雑化し、設計ミスを引き起こし易くなっていた。また
、これらの隣接する電気接続部３．４間は第６図（ｂ）
に示すように、互いに絶縁しておく必要があるため、所
定の間隔を保たなければならない。
を用いた実装方法では、半導体素子の電気端子の数に対
応するだけの数の電気接続部が必要となり、更にそれら
の電気接続部間を所望な状態で電気的に連結するための
配線パターンが必要であった。そのため、実装する半導
体素子が増加すればするほど、配線パターンが飛躍的に
複雑化し、設計ミスを引き起こし易くなっていた。また
、これらの隣接する電気接続部３．４間は第６図（ｂ）
に示すように、互いに絶縁しておく必要があるため、所
定の間隔を保たなければならない。
そのため、電気接続部の数が増えるに従いプリント配線
基板の面積が飛躍的に増大してしまっていた。更に、こ
のような配線パターンの複雑化にともない、半導体素子
への信号配線の距離が長くなり、電気信号が遅延してし
まう。そのため、この様なプリント配線基板に半導体メ
モリー素子を実装し使用するとシステム全体の速度が遅
くなり、また、信号波形の劣化がおおきくなってシステ
ム全体の信頼性が低下してしまっていた。
基板の面積が飛躍的に増大してしまっていた。更に、こ
のような配線パターンの複雑化にともない、半導体素子
への信号配線の距離が長くなり、電気信号が遅延してし
まう。そのため、この様なプリント配線基板に半導体メ
モリー素子を実装し使用するとシステム全体の速度が遅
くなり、また、信号波形の劣化がおおきくなってシステ
ム全体の信頼性が低下してしまっていた。
本発明は上記問題点を解決し、特に、同一の種類の素子
を互いに縦続接続して使用する際、簡略化した配線パタ
ーンを有するプリント配線基板上に実装することができ
る半導体集積回路用パッケージを提供することを目的と
する。
を互いに縦続接続して使用する際、簡略化した配線パタ
ーンを有するプリント配線基板上に実装することができ
る半導体集積回路用パッケージを提供することを目的と
する。
本発明の半導体集積回路用パッケージは、パッケージ本
体と、前記パッケージ本体を挾んで両側に２列に配列さ
れ、水平方向に伸びる複数の電気端子を有する半導体集
積回路用パッケージであって、前記２列に配列された電
気端子の一方の列の電気端子の少なくとも１つの第１種
電気端子の下面の一部が、他方の列の第２種電気端子の
上面とほぼ同じレベルにあることを特徴とする。
体と、前記パッケージ本体を挾んで両側に２列に配列さ
れ、水平方向に伸びる複数の電気端子を有する半導体集
積回路用パッケージであって、前記２列に配列された電
気端子の一方の列の電気端子の少なくとも１つの第１種
電気端子の下面の一部が、他方の列の第２種電気端子の
上面とほぼ同じレベルにあることを特徴とする。
本発明の半導体集積集積回路用パッケージでは、上記の
ように構成しているので、半導体素子を複数、配線を介
することなく、直接接続することが可能になり、この様
なパッケージに実装された半導体素子を実装するプリン
ト配線基板のプリント配線パターンを簡略化ができる。
ように構成しているので、半導体素子を複数、配線を介
することなく、直接接続することが可能になり、この様
なパッケージに実装された半導体素子を実装するプリン
ト配線基板のプリント配線パターンを簡略化ができる。
以下図面を参照しつつ本発明に従う実施例について説明
する。
する。
同一符号を付した要素は同一機能を有するため重複する
説明は省略する。
説明は省略する。
第１図は本発明に従う半導体集積回路用パッケージの外
観斜視図を示す。この図に示すように、半導体集積回路
用パッケージ（以下単にパッケージという）はパッケー
ジ本体１０とその両側に伸びる電気端子列２０ａ、２０
ｂとより構成されている。そして、このパッケージの一
方の電気端子列２０ａは従来のフラットパッケージに使
用されている電気端子と同じ形状をしており、他方の電
気端子列２０ｂの一部の電気端子２１ａ、２１ｂ。
観斜視図を示す。この図に示すように、半導体集積回路
用パッケージ（以下単にパッケージという）はパッケー
ジ本体１０とその両側に伸びる電気端子列２０ａ、２０
ｂとより構成されている。そして、このパッケージの一
方の電気端子列２０ａは従来のフラットパッケージに使
用されている電気端子と同じ形状をしており、他方の電
気端子列２０ｂの一部の電気端子２１ａ、２１ｂ。
２１ｃは、一方の列の電気端子の上面レベルにその下面
があり、その幅が一方の列の電気端子より狭くなってい
る。そのため、このようなパッケージを並列しプリント
配線基板上においたとき、電気端子同士を重ね合わせ、
電気的に接続することができる。なお、このいずれの列
の電気端子もプリント配線基板上の電気接続部に電気的
に接続できかつ、この電気接続部に接続された配線パタ
ーンと電気的に接続できるようにしておくことが好まし
い。
があり、その幅が一方の列の電気端子より狭くなってい
る。そのため、このようなパッケージを並列しプリント
配線基板上においたとき、電気端子同士を重ね合わせ、
電気的に接続することができる。なお、このいずれの列
の電気端子もプリント配線基板上の電気接続部に電気的
に接続できかつ、この電気接続部に接続された配線パタ
ーンと電気的に接続できるようにしておくことが好まし
い。
第２図に、上記パッケージの接続構造及びその内部の電
気的接続構造を示す。
気的接続構造を示す。
第２図（ａ）は上記パッケージ内に収容された半導体メ
モリー素子を連結接続した状態の側面図を示し、第２図
（ｂ）は第２図（ａ）の連結状態の上面図であって、パ
ッケージの内部を示すように部分分解した図を示す。
モリー素子を連結接続した状態の側面図を示し、第２図
（ｂ）は第２図（ａ）の連結状態の上面図であって、パ
ッケージの内部を示すように部分分解した図を示す。
これらの図に示すようにパッケージ３０．３１．３２の
両側にはそれぞれ、電気端子３０ａ１３０ｂ、３１ａ、
３１ｂ、３２ａ、３２ｂが設けられている。パッケージ
３０の電気端子３０ａはプリント配線板４０に形成され
た電気接続部４１ａに電気的に接続され、この電気接続
部４１ａが電気的に接続されている配線パターン５０ａ
にハンダ等で電気的に接続されている。そして、パッケ
ージ３０の電気端子３０ｂはパッケージ３１の電気端子
３１ａを受容し互いに電気接続され、この電気端子３１
ａはプリント配線基板４０の電気接続部４１ｂに電気的
に接続しされ、この電気接続部４１ｂが接続された配線
パターン５０ｂにハンダ等で電気的に接続されている。
両側にはそれぞれ、電気端子３０ａ１３０ｂ、３１ａ、
３１ｂ、３２ａ、３２ｂが設けられている。パッケージ
３０の電気端子３０ａはプリント配線板４０に形成され
た電気接続部４１ａに電気的に接続され、この電気接続
部４１ａが電気的に接続されている配線パターン５０ａ
にハンダ等で電気的に接続されている。そして、パッケ
ージ３０の電気端子３０ｂはパッケージ３１の電気端子
３１ａを受容し互いに電気接続され、この電気端子３１
ａはプリント配線基板４０の電気接続部４１ｂに電気的
に接続しされ、この電気接続部４１ｂが接続された配線
パターン５０ｂにハンダ等で電気的に接続されている。
更に、パッケージ３１の電気端子３１ｂはパッケージ３
２の電気端子３２ａを受容し互いに電気接続され、この
電気端子３２ａはプリント配線基板４０の電気接続部４
１ｃに電気的に接続され、この電気接続部４１ｃに電気
的に接続された配線パターン５０ｃにハンダ等で電気的
に接続されている。
２の電気端子３２ａを受容し互いに電気接続され、この
電気端子３２ａはプリント配線基板４０の電気接続部４
１ｃに電気的に接続され、この電気接続部４１ｃに電気
的に接続された配線パターン５０ｃにハンダ等で電気的
に接続されている。
ここで、パッケージ３０の電気端子３０ａ１３０ｂは第
２図（ｂ）に示すように互いに電気的に接続され、その
一部はパッケージ３０内に収容された半導体チップ６０
のポンディングパッド６０ａにワイヤーボンディングさ
れている。これと同様にパッケージ３１．３２の電気端
子３１ａ１３１ｂ、３２ａ、３２ｂの電気端子も互いに
接続され、それぞれ半導体チップ６１．６２のボンディ
ングｌミツド６１ ａ ｓ ６２ ａにワイヤーボンデ
ィングされている。上記のパッケージを第２図に示すよ
うに実装することにより、従来必要とされた電気接続部
の数を約１／２に減少することができ、これにより、プ
リント配線基板上の配線パターンを簡略化できる。した
がって、同じ面積のプリント配線基板を使用すると更に
多くの半導体素子を実装することができる。
２図（ｂ）に示すように互いに電気的に接続され、その
一部はパッケージ３０内に収容された半導体チップ６０
のポンディングパッド６０ａにワイヤーボンディングさ
れている。これと同様にパッケージ３１．３２の電気端
子３１ａ１３１ｂ、３２ａ、３２ｂの電気端子も互いに
接続され、それぞれ半導体チップ６１．６２のボンディ
ングｌミツド６１ ａ ｓ ６２ ａにワイヤーボンデ
ィングされている。上記のパッケージを第２図に示すよ
うに実装することにより、従来必要とされた電気接続部
の数を約１／２に減少することができ、これにより、プ
リント配線基板上の配線パターンを簡略化できる。した
がって、同じ面積のプリント配線基板を使用すると更に
多くの半導体素子を実装することができる。
具体的には、ＩＫ×１ビットのスタティックメモリーＩ
Ｃ（以下ＩＫスタティックメモリーという）を８個用い
て、ＩＫバイト（１バイト−８ビツト）のメモリー回路
を構成する場合について説明する。その配線ブロック図
を第３図に示す。この様なＩＫビットのスタティックメ
モリーＩＣには、２１０−１０２４ビツト用のアドレス
入力端子Ａ −Ａ 、データ入力端子ＩＮ、データ
出力端子ＯＵＴ、書き込み／読み出し制御端子ＷＥ。
Ｃ（以下ＩＫスタティックメモリーという）を８個用い
て、ＩＫバイト（１バイト−８ビツト）のメモリー回路
を構成する場合について説明する。その配線ブロック図
を第３図に示す。この様なＩＫビットのスタティックメ
モリーＩＣには、２１０−１０２４ビツト用のアドレス
入力端子Ａ −Ａ 、データ入力端子ＩＮ、データ
出力端子ＯＵＴ、書き込み／読み出し制御端子ＷＥ。
ＩＣ選択用の選択制御端子Ｃ８，電源及び接地端子Ｖ、
ＧＮＤの合計１６端子が設けられている。
ＧＮＤの合計１６端子が設けられている。
そして、この様なＩＫビットスタティックメモリーを従
来のパッケージに収容して、ＩＫバイトのメモリー回路
を構成すると、このメモリー素子に設けられた電気端子
の数Ｘメモリー素子数の電気接続部がプリント配線基板
上に必要になる。ここで、上記メモリー回路構成では、
アドレス端子Ａ −Ａ９は互い並列接続することがで
きる。したがって、これらのアドレス端子を先に説明し
たパッケージの互いに接続する端子となるように上記パ
ッケージ内に収容すると、プリント配線基板上の電気接
続部の数を減らすことができる。
来のパッケージに収容して、ＩＫバイトのメモリー回路
を構成すると、このメモリー素子に設けられた電気端子
の数Ｘメモリー素子数の電気接続部がプリント配線基板
上に必要になる。ここで、上記メモリー回路構成では、
アドレス端子Ａ −Ａ９は互い並列接続することがで
きる。したがって、これらのアドレス端子を先に説明し
たパッケージの互いに接続する端子となるように上記パ
ッケージ内に収容すると、プリント配線基板上の電気接
続部の数を減らすことができる。
また更に、第４図（ａ）に示すようなり型フリップフロ
ップＩＣ７０，７１，７２を３個用いて３段のシフトレ
ジスタを構成する場合には、第４図（ｂ）に示すように
パッケージの端子を形成配列し、互いに接続することに
より、プリント配線基板上の電気接続部の数を減らすこ
とができる。
ップＩＣ７０，７１，７２を３個用いて３段のシフトレ
ジスタを構成する場合には、第４図（ｂ）に示すように
パッケージの端子を形成配列し、互いに接続することに
より、プリント配線基板上の電気接続部の数を減らすこ
とができる。
本発明は上記実施例に限定されるものでなく種々の変形
例が考えられ得る。
例が考えられ得る。
具体的には、上記実施例では、半導体メモリー素子、フ
リップフロップ素子に関して説明しているが、これに限
定されず、複数の同種の素子を並列接続、縦続接続して
使用する半導体素子に適用することができる。
リップフロップ素子に関して説明しているが、これに限
定されず、複数の同種の素子を並列接続、縦続接続して
使用する半導体素子に適用することができる。
本発明の半導体集積回路用パッケージでは、先に説明し
たように構成することにより、ＩＣ間の相互接続の一部
をプリント配線基板上の配線パターンを介することなく
、行うことができ、プリント配線基板上の電気接続部の
数を減らし、延いては配線パターンを簡略化することが
できるので、信号伝達の高速化、配線パターンの設計ミ
スの低減が可能である。
たように構成することにより、ＩＣ間の相互接続の一部
をプリント配線基板上の配線パターンを介することなく
、行うことができ、プリント配線基板上の電気接続部の
数を減らし、延いては配線パターンを簡略化することが
できるので、信号伝達の高速化、配線パターンの設計ミ
スの低減が可能である。
特に、このようなメモリー素子をパッケージに実装し、
並列接続してシステム構成する場合や、また、フリップ
フロップＩＣを用いて縦続接続する場合には、効果的で
ある。
並列接続してシステム構成する場合や、また、フリップ
フロップＩＣを用いて縦続接続する場合には、効果的で
ある。
端子列、３０．３１．３２・・・半導体素子、４ｏ・・
・プリント配線基板、４１ａ、４１ｂ、４１ｃ・・・電
気接続部、５０ａ１５０ｂ１５ｏｃ・・・配線パターン
。
・プリント配線基板、４１ａ、４１ｂ、４１ｃ・・・電
気接続部、５０ａ１５０ｂ１５ｏｃ・・・配線パターン
。
第１図は、本発明に従う半導体集積回路用パッケージの
外観斜視図、第２図は、第１図に示すパッケージをプリ
ント配線基板に実装した例を示す図、第３図は、本発明
のパッケージを適用できるメモリー回路の配線図、第４
図は、本発明のパッケージが適用できる３段シフトレジ
スタの回路構成及び実装例を示す図、第５図は、従来の
パッケージの外観図及び第６図は、従来のパッケージの
プリント配線基板上への実装例を示す図である。 １０・・・パッケージ本体、２０ａ、２０ｂ・・・電気
特許出願人 住友電気工業株式会社 代理人弁理士 長谷用 芳 樹間
寺 嶋 史 朗実施例 第１図 実装例 第２図 別の適用例 第４図
外観斜視図、第２図は、第１図に示すパッケージをプリ
ント配線基板に実装した例を示す図、第３図は、本発明
のパッケージを適用できるメモリー回路の配線図、第４
図は、本発明のパッケージが適用できる３段シフトレジ
スタの回路構成及び実装例を示す図、第５図は、従来の
パッケージの外観図及び第６図は、従来のパッケージの
プリント配線基板上への実装例を示す図である。 １０・・・パッケージ本体、２０ａ、２０ｂ・・・電気
特許出願人 住友電気工業株式会社 代理人弁理士 長谷用 芳 樹間
寺 嶋 史 朗実施例 第１図 実装例 第２図 別の適用例 第４図
Claims (2)
- １．パッケージ本体と、 前記パッケージ本体を挾んで両側に２列に配列され、水
平方向に伸びる複数の電気端子を有する半導体集積回路
用パッケージにおいて、 前記２列に配列された電気端子の一方の列の電気端子の
少なくとも１つの第１種電気端子の下面の一部が、他方
の列の第２種電気端子の上面とほぼ同じレベルにある半
導体集積回路用パッケージ。 - ２．前記第１種電気端子の幅が、他方の列の第２種電気
端子の幅よりも小さい請求項１記載の半導体集積回路用
パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63214243A JPH0263149A (ja) | 1988-08-29 | 1988-08-29 | 半導体集積回路用パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63214243A JPH0263149A (ja) | 1988-08-29 | 1988-08-29 | 半導体集積回路用パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0263149A true JPH0263149A (ja) | 1990-03-02 |
Family
ID=16652550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63214243A Pending JPH0263149A (ja) | 1988-08-29 | 1988-08-29 | 半導体集積回路用パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0263149A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016035994A (ja) * | 2014-08-04 | 2016-03-17 | 株式会社東芝 | 半導体装置、および半導体モジュール |
-
1988
- 1988-08-29 JP JP63214243A patent/JPH0263149A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016035994A (ja) * | 2014-08-04 | 2016-03-17 | 株式会社東芝 | 半導体装置、および半導体モジュール |
| DE102015212663B4 (de) * | 2014-08-04 | 2021-05-27 | Kabushiki Kaisha Toshiba | Halbleitervorrichtung und Halbleitermodul |
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