JPH03205859A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03205859A JPH03205859A JP2000320A JP32090A JPH03205859A JP H03205859 A JPH03205859 A JP H03205859A JP 2000320 A JP2000320 A JP 2000320A JP 32090 A JP32090 A JP 32090A JP H03205859 A JPH03205859 A JP H03205859A
- Authority
- JP
- Japan
- Prior art keywords
- package
- pins
- pin
- semiconductor device
- lsi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3415—Surface mounted components on both sides of the substrate or combined with lead-in-hole components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
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- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体装置、特にプリント基板の表面に実装
する半導体装置に関するものである。
する半導体装置に関するものである。
［従来の技術］
従来の半導体装置を第３図及び第４図を用いて説明する
。ます、第３図において，１はインサート型パッケージ
としてのピングリッドアレイ（以下、ＰＧＡという）タ
イプの半導体装置（以下、ＬＳＩという）である。この
ＰＧＡタイプのＬＳ■１は、樹脂又はセラミックなどの
絶縁性材料で成形され内部に半導体チップ１２が載置さ
れたパッケージ１１と、このパッケージ１１の下面から
下方に突出する如く設けられた信号及び電源などのピン
１３とからなる。
。ます、第３図において，１はインサート型パッケージ
としてのピングリッドアレイ（以下、ＰＧＡという）タ
イプの半導体装置（以下、ＬＳＩという）である。この
ＰＧＡタイプのＬＳ■１は、樹脂又はセラミックなどの
絶縁性材料で成形され内部に半導体チップ１２が載置さ
れたパッケージ１１と、このパッケージ１１の下面から
下方に突出する如く設けられた信号及び電源などのピン
１３とからなる。
このＰＧＡタイプのＬＳＩＩは、プリント基板１０上に
載置し、第３図（ｂ）のようにプリント基板１０に形或
されたスルーホール１０ａに上記ピン１３を貫通させは
んだ付けして実装する。もしくは、上記ピンエ３の一部
をプリント基板１０上に形成した配線パターン１０ｂに
はんだ付けして実装する。
載置し、第３図（ｂ）のようにプリント基板１０に形或
されたスルーホール１０ａに上記ピン１３を貫通させは
んだ付けして実装する。もしくは、上記ピンエ３の一部
をプリント基板１０上に形成した配線パターン１０ｂに
はんだ付けして実装する。
また、第４図において、２はマウント型パッケージとし
てのクオータフラットパッケージ（以下、ＱＦＰという
）タイプのＬＳＩである。このＱＦＰタイプのＬＳＩ２
は，絶縁性材料で成形され内部に半導体チップ．１２が
載置されたパッケージ２１と、このパッケージ２１の四
方側面２１ａに設けられたピン２３とからなる。上記ピ
ン２３は、パッケージ２１の四方側面２１ａから下方に
屈曲されたのち外方に突出する如く形威されている。
てのクオータフラットパッケージ（以下、ＱＦＰという
）タイプのＬＳＩである。このＱＦＰタイプのＬＳＩ２
は，絶縁性材料で成形され内部に半導体チップ．１２が
載置されたパッケージ２１と、このパッケージ２１の四
方側面２１ａに設けられたピン２３とからなる。上記ピ
ン２３は、パッケージ２１の四方側面２１ａから下方に
屈曲されたのち外方に突出する如く形威されている。
このＱＦＰタイプのＬＳＩ２は、プリント基板１０上に
載置し、第４図ｆｂｌのように当該プリント基板１０に
形成された配線パターン１０ｂにピン２３をはんだ付け
して実装する。
載置し、第４図ｆｂｌのように当該プリント基板１０に
形成された配線パターン１０ｂにピン２３をはんだ付け
して実装する。
［発明が解決しようとする課題］
従来の半導体装置は以上のように構威されているので、
パッケージ１１．２１のサイズ及び実装可能なピンの間
隔により、設けることができるピン１３．２３の本数に
制約があり、多くの配線を施すことができず半導体チッ
プの高集積化に対応できない。また、ピンの本数を増や
すためにはパッケージが大きくなるなどの問題点があっ
た。
パッケージ１１．２１のサイズ及び実装可能なピンの間
隔により、設けることができるピン１３．２３の本数に
制約があり、多くの配線を施すことができず半導体チッ
プの高集積化に対応できない。また、ピンの本数を増や
すためにはパッケージが大きくなるなどの問題点があっ
た。
この発明は上記のような問題点を解消するためになされ
たもので、パッケージの大きさを変えずに多くのピンを
設けることができる半導体装置を得ることを目的とする
。
たもので、パッケージの大きさを変えずに多くのピンを
設けることができる半導体装置を得ることを目的とする
。
［課題を解決するための手段］
この発明に係る半導体装置は、半導体チップを有するパ
ッケージと、このパッケージの外方に突出する如く設け
られた複数のピンとからなるとともに、上記ピンは、上
記パッケージの下面に設けられた第１ピンと、上記パッ
ケージの側面に設けられるとともに当該側面から下方に
屈曲された第２ピンとからなるものである。
ッケージと、このパッケージの外方に突出する如く設け
られた複数のピンとからなるとともに、上記ピンは、上
記パッケージの下面に設けられた第１ピンと、上記パッ
ケージの側面に設けられるとともに当該側面から下方に
屈曲された第２ピンとからなるものである。
［作用］
この発明における半導体装置は、パッケージの下面に設
けた第１ピンと、上記パッケージの側面に設けた第２ピ
ンとにより、半導体チップに対して多くの配線を施すこ
とが可能となる。
けた第１ピンと、上記パッケージの側面に設けた第２ピ
ンとにより、半導体チップに対して多くの配線を施すこ
とが可能となる。
［実施例］
以下、この発明の一実施例である半導体装置を第１図を
用いて説明する。なお、第３図及び第４図と同じものは
同一の符号を用いて説明を省略する。第１図［ａｌ及び
第１図（ｂｌは本実施例のＬＳＩの上方及び下方外観斜
視図、第ｌ図ｔｅｌはこのＬＳＩの実装状態を示す側面
図である。
用いて説明する。なお、第３図及び第４図と同じものは
同一の符号を用いて説明を省略する。第１図［ａｌ及び
第１図（ｂｌは本実施例のＬＳＩの上方及び下方外観斜
視図、第ｌ図ｔｅｌはこのＬＳＩの実装状態を示す側面
図である。
図において、３はＬＳＩであり、このＬＳＩ３は、絶縁
性材料で成形され半導体チップ１２が載置されたパッケ
ージ３１と、このパッケージ３１の下面３１ａから下方
に突出する如く設けられた第１ピン３３ａと、上記パッ
ケージ３１の四方側面３ｌｂに設けられた第２ピン３３
とからなる。
性材料で成形され半導体チップ１２が載置されたパッケ
ージ３１と、このパッケージ３１の下面３１ａから下方
に突出する如く設けられた第１ピン３３ａと、上記パッ
ケージ３１の四方側面３ｌｂに設けられた第２ピン３３
とからなる。
上記第２ピン３３ｂは、上記パッケージ３１の側面３ｌ
ｂから下方に屈曲されたのち、パッケージ３１の下面３
１，ａより下方で外方に突出する如く形威されている。
ｂから下方に屈曲されたのち、パッケージ３１の下面３
１，ａより下方で外方に突出する如く形威されている。
このＬＳＩ３は、第１図（Ｃｌのようにプリント基板１
０上に載置され、第ｌピン３３ａを第３図に示すＰＧＡ
タイプのＬＳＩＩのピン１３と同様にプリント基板１０
のスルーホール１０ａに貫通させはんだ付けして実装す
る。また、第２ピン３３ｂを第４図に示すＱＦＰタイプ
のＬＳＩ２のピン２３と同様にプリント基板１０の配線
パターン１０ｂにはんだ付けして実装する。
０上に載置され、第ｌピン３３ａを第３図に示すＰＧＡ
タイプのＬＳＩＩのピン１３と同様にプリント基板１０
のスルーホール１０ａに貫通させはんだ付けして実装す
る。また、第２ピン３３ｂを第４図に示すＱＦＰタイプ
のＬＳＩ２のピン２３と同様にプリント基板１０の配線
パターン１０ｂにはんだ付けして実装する。
上記構威により、従来のＬＳＩＩ，２と比べて２倍以上
の本数のピンをパッケージ３１に設けることができ、上
記パッケージ３１の大きさを従来のパッケージ１１．２
１と変えることなく半導体チップ１２に対して多くの配
線を施すことができ、半導体チップ１２の高集積化に対
応することができる。
の本数のピンをパッケージ３１に設けることができ、上
記パッケージ３１の大きさを従来のパッケージ１１．２
１と変えることなく半導体チップ１２に対して多くの配
線を施すことができ、半導体チップ１２の高集積化に対
応することができる。
なお、本実施例においては、第１ピン３３ａをプリント
基板１０のスルーホール１０ａに貫通させるとしたが、
先端をそのまま配線パターン１０ｂに実装してもよく、
この場合、第１ピン３３ａと第２ピン３３ｂとの先端は
同じ位置となるように形成すればよい。
基板１０のスルーホール１０ａに貫通させるとしたが、
先端をそのまま配線パターン１０ｂに実装してもよく、
この場合、第１ピン３３ａと第２ピン３３ｂとの先端は
同じ位置となるように形成すればよい。
また、本実施例においては、第２ピン３３ｂをパッケー
ジ３３の側面３３ａから下方に屈曲されたのち外方に突
出する如く形戒するとしたが、第２図に示すように、第
２ピン３３ｃをパッケージ３１の側面３ｌｂから下方に
屈曲して、第１ピン３３ａと同一長さとなるように形成
してもよく、この場合、第１，第２ピン３３ａ，３３ｃ
をそれぞれプリント基板１０のスルーホール１０ａに貫
通させはんだ付して実装するようにしてもよい。
ジ３３の側面３３ａから下方に屈曲されたのち外方に突
出する如く形戒するとしたが、第２図に示すように、第
２ピン３３ｃをパッケージ３１の側面３ｌｂから下方に
屈曲して、第１ピン３３ａと同一長さとなるように形成
してもよく、この場合、第１，第２ピン３３ａ，３３ｃ
をそれぞれプリント基板１０のスルーホール１０ａに貫
通させはんだ付して実装するようにしてもよい。
［発明の効果］
以上のように、この発明によれば半導体装置に、第１ピ
ンをパッケージの下面に、第２ピンを上記パッケージの
側面に設けたことにより、パッケージのサイズを変えず
にピンの本数を増やすことができ、半導体チップの高集
積化に対応することが可能となる。
ンをパッケージの下面に、第２ピンを上記パッケージの
側面に設けたことにより、パッケージのサイズを変えず
にピンの本数を増やすことができ、半導体チップの高集
積化に対応することが可能となる。
第１図（ａｌ， （ｂ）は本発明の一実施例である半導
体装置の上方及び下方外観斜視図、第１図（Ｃｌは本実
施例の半導体装置の実装状態を示す側面図、第２図ｔａ
＋及び第２図（１））は本発明の他の実施例である半導
体装置の外観斜視図及び実装状態を示す側而図、第３図
ｆａ）及び第４図ｉａｌは従来の半導体装置の−Ｅ方外
観斜視図、第３図（ｂ）及び第４図ｔｂ＋は従来の半導
体装置の実装状態を示す側面図である。 １，２．３・・ＬＳＩ．１１，２１．３１・・・パッケ
ージ、１２・・・半導体チップ、３３ａ・・一第ｌピン
、３３ｂ・・・第２ピン。
体装置の上方及び下方外観斜視図、第１図（Ｃｌは本実
施例の半導体装置の実装状態を示す側面図、第２図ｔａ
＋及び第２図（１））は本発明の他の実施例である半導
体装置の外観斜視図及び実装状態を示す側而図、第３図
ｆａ）及び第４図ｉａｌは従来の半導体装置の−Ｅ方外
観斜視図、第３図（ｂ）及び第４図ｔｂ＋は従来の半導
体装置の実装状態を示す側面図である。 １，２．３・・ＬＳＩ．１１，２１．３１・・・パッケ
ージ、１２・・・半導体チップ、３３ａ・・一第ｌピン
、３３ｂ・・・第２ピン。
Claims (1)
- 半導体チップを有するパッケージと、このパッケージの
外方に突出する如く設けられた複数のピンとからなる半
導体装置であって、上記ピンは、上記パッケージの下面
に設けられた第１ピンと、上記パッケージの側面に設け
られるとともに当該側面から下方に屈曲された第２ピン
とからなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000320A JPH03205859A (ja) | 1990-01-05 | 1990-01-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000320A JPH03205859A (ja) | 1990-01-05 | 1990-01-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03205859A true JPH03205859A (ja) | 1991-09-09 |
Family
ID=11470616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000320A Pending JPH03205859A (ja) | 1990-01-05 | 1990-01-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03205859A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5475261A (en) * | 1990-09-19 | 1995-12-12 | Fujitsu Limited | Semiconductor device having many lead pins |
| US5490040A (en) * | 1993-12-22 | 1996-02-06 | International Business Machines Corporation | Surface mount chip package having an array of solder ball contacts arranged in a circle and conductive pin contacts arranged outside the circular array |
| US5808357A (en) * | 1992-06-02 | 1998-09-15 | Fujitsu Limited | Semiconductor device having resin encapsulated package structure |
-
1990
- 1990-01-05 JP JP2000320A patent/JPH03205859A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5475261A (en) * | 1990-09-19 | 1995-12-12 | Fujitsu Limited | Semiconductor device having many lead pins |
| US5808357A (en) * | 1992-06-02 | 1998-09-15 | Fujitsu Limited | Semiconductor device having resin encapsulated package structure |
| US6031280A (en) * | 1992-06-02 | 2000-02-29 | Fujitsu Limited | Semiconductor device having resin encapsulated package structure |
| US6271583B1 (en) | 1992-06-02 | 2001-08-07 | Fujitsu Limited | Semiconductor device having resin encapsulated package structure |
| US5490040A (en) * | 1993-12-22 | 1996-02-06 | International Business Machines Corporation | Surface mount chip package having an array of solder ball contacts arranged in a circle and conductive pin contacts arranged outside the circular array |
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