JPH0263162A - 集積回路の機能変更法 - Google Patents
集積回路の機能変更法Info
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- JPH0263162A JPH0263162A JP1103727A JP10372789A JPH0263162A JP H0263162 A JPH0263162 A JP H0263162A JP 1103727 A JP1103727 A JP 1103727A JP 10372789 A JP10372789 A JP 10372789A JP H0263162 A JPH0263162 A JP H0263162A
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、リードオンリメモリ（ＲＯＭ）集積回路に関
する０本発明はリードオンリメモリ（ＲＯＭ）集積回路
の外部入力端子、外部出力端子、外部制御端子の切り換
えおよび変更を、あらかじめ機能変更可能な回路をもう
けておき、前記集積回路のメモリ・セル内にデータを書
き込む方法と同一の製造工程内で効率よくおこなうもの
である。リードオンリメモリ（以後ＲＯＭと呼ぶ）の代
表的なものに、マスクプログラマブルＲＯＭ（以後マス
クＲＯＭと呼ぶ）がある、マスクＲＯＭは、ＲＯＭの内
容の書き込みを、ＬＳＩ製造に使う一部のマスクパター
ンの変更によっておこなう方式を用いたものである。こ
の方式によって書き込まれるメモリ・セルのレイアウト
を第１図に示す、第１図のワード線、データ線はそれぞ
れポリシリコンおよびメタルで構成されている。メモリ
・セルへのデータの書き込み方法は幾つかあるが、第１
図（Ａ）のＲＯＭビット・パターンは。
する０本発明はリードオンリメモリ（ＲＯＭ）集積回路
の外部入力端子、外部出力端子、外部制御端子の切り換
えおよび変更を、あらかじめ機能変更可能な回路をもう
けておき、前記集積回路のメモリ・セル内にデータを書
き込む方法と同一の製造工程内で効率よくおこなうもの
である。リードオンリメモリ（以後ＲＯＭと呼ぶ）の代
表的なものに、マスクプログラマブルＲＯＭ（以後マス
クＲＯＭと呼ぶ）がある、マスクＲＯＭは、ＲＯＭの内
容の書き込みを、ＬＳＩ製造に使う一部のマスクパター
ンの変更によっておこなう方式を用いたものである。こ
の方式によって書き込まれるメモリ・セルのレイアウト
を第１図に示す、第１図のワード線、データ線はそれぞ
れポリシリコンおよびメタルで構成されている。メモリ
・セルへのデータの書き込み方法は幾つかあるが、第１
図（Ａ）のＲＯＭビット・パターンは。
チャンネルドープ層のマスクにより、拡散層へのチャン
ネルドープの有無により固定化（メモリ）されている、
第１図（Ｂ）のＲＯＭビット・パターンは、コンタクト
層のマスクによりコンタクトホールの有無により固定化
（メモリ）されている、この様にマスクＲＯＭにおいて
は、メモリすべきデータを、ＲＯＭの製造者がマスクパ
ターンに変換して、メモリ・セルに書き込む方法がとら
れている。リソグラフィー法によって製作されるマスク
ＲＯＭの製造に必要なマスクは、ＲＯＭビット・パター
ン用マスクのほかに、別の工程に使用されるマスクが１
１枚から１５枚程度必要であり、それらを順番に使用し
てマスクＲＯＭは製造される。ゆえにマスクＲＯＭ製造
者は、メモリ・セルに書き込むデータ内容が異なる幾種
類かのマスクＲＯＭを製作する場合は、マスクＲＯＭの
使用者からデータを受けてマスク・パターンに変換して
、そのデータを書き込む層のマスクのみを交換して、他
の工程は前回と同一マスクを使用して、マスクＲＯＭを
製造する。
ネルドープの有無により固定化（メモリ）されている、
第１図（Ｂ）のＲＯＭビット・パターンは、コンタクト
層のマスクによりコンタクトホールの有無により固定化
（メモリ）されている、この様にマスクＲＯＭにおいて
は、メモリすべきデータを、ＲＯＭの製造者がマスクパ
ターンに変換して、メモリ・セルに書き込む方法がとら
れている。リソグラフィー法によって製作されるマスク
ＲＯＭの製造に必要なマスクは、ＲＯＭビット・パター
ン用マスクのほかに、別の工程に使用されるマスクが１
１枚から１５枚程度必要であり、それらを順番に使用し
てマスクＲＯＭは製造される。ゆえにマスクＲＯＭ製造
者は、メモリ・セルに書き込むデータ内容が異なる幾種
類かのマスクＲＯＭを製作する場合は、マスクＲＯＭの
使用者からデータを受けてマスク・パターンに変換して
、そのデータを書き込む層のマスクのみを交換して、他
の工程は前回と同一マスクを使用して、マスクＲＯＭを
製造する。
第２図は５代表的なマスクＲＯＭのブロック図を示す、
第２図（Ａ）は、入力信号として１５゜１６のアドレス
指定信号（ＡＯ〜Ａｔ＋）と、１７のチップ選択信号（
ＣＳ）を持ち、４３の出力信号（０，〜０８）を持って
いる。
第２図（Ａ）は、入力信号として１５゜１６のアドレス
指定信号（ＡＯ〜Ａｔ＋）と、１７のチップ選択信号（
ＣＳ）を持ち、４３の出力信号（０，〜０８）を持って
いる。
第２図（Ｂ）は、入力信号として１５．１６のアドレス
指定信号（Ａ、−Ａ、、）と、１８，１９．２１のチッ
プ選択信号（Ｃ５１，Ｃ５２、ＣＥ）を持ち、２０の出
力制御信号（ＯＥ）、４３の出力信号（０，〜Ｏ，）を
持っている。第２図の（Ｂ）は、チップ選択信号が２つ
と、出力制御信号が１つ、第２図の（Ａ）よりも機能が
増加されている。第３図は、第２図（Ａ）および（Ｂ）
がパッケージされた状態の集積回路のビン配置の一部を
表わしている。第３図（Ａ）の信号端子、２４のＡ１．
２５のＡ、、２６のＣ５，２７のＡ、は、第３図（Ｂ）
の同一のピンでは、２８のＣ５１，２９のＣＳ２．３０
のＡｏ、３１のＯＥの機能の信号端子に変更されている
。
指定信号（Ａ、−Ａ、、）と、１８，１９．２１のチッ
プ選択信号（Ｃ５１，Ｃ５２、ＣＥ）を持ち、２０の出
力制御信号（ＯＥ）、４３の出力信号（０，〜Ｏ，）を
持っている。第２図の（Ｂ）は、チップ選択信号が２つ
と、出力制御信号が１つ、第２図の（Ａ）よりも機能が
増加されている。第３図は、第２図（Ａ）および（Ｂ）
がパッケージされた状態の集積回路のビン配置の一部を
表わしている。第３図（Ａ）の信号端子、２４のＡ１．
２５のＡ、、２６のＣ５，２７のＡ、は、第３図（Ｂ）
の同一のピンでは、２８のＣ５１，２９のＣＳ２．３０
のＡｏ、３１のＯＥの機能の信号端子に変更されている
。
この様な信号線の端子の機能や配置は、マスクＲＯＭ使
用者により異なり、従来は、第２図の（Ａ）と（Ｂ）の
２種類の機能を持つところの、第３図の（Ａ）と（Ｂ）
の２種類のビン配置があり、機能や配置変更のたびごと
に、全工程のマスクを変更するか、最少限でもメタルマ
スクを変更する必要があり、変更するマスク数が多く、
マスクの作成時間と費用がかかる欠点があった。
用者により異なり、従来は、第２図の（Ａ）と（Ｂ）の
２種類の機能を持つところの、第３図の（Ａ）と（Ｂ）
の２種類のビン配置があり、機能や配置変更のたびごと
に、全工程のマスクを変更するか、最少限でもメタルマ
スクを変更する必要があり、変更するマスク数が多く、
マスクの作成時間と費用がかかる欠点があった。
本発明は、かかる欠点を除くため、あらかじめ別の機能
を持つ回路や、別の機能と共用できる回路をもうけてお
き、これをメモリの書き込みのＲＯＭビット・パターン
と同一層のマスク１枚で、回路を断続して１機能や信号
端子の配置を変更するものである。特にマスクＲＯＭの
製造においては、使用者から、メモリへ書き込むデータ
を受けてマスクパターンに変換するので、これと同一層
のマスクで、信号の機能や配置の切り換えや変更をおこ
なえば、１枚のマスクで、メモリ内容の書き込みと、使
用者から要求される機能が得られ、効率が良い。
を持つ回路や、別の機能と共用できる回路をもうけてお
き、これをメモリの書き込みのＲＯＭビット・パターン
と同一層のマスク１枚で、回路を断続して１機能や信号
端子の配置を変更するものである。特にマスクＲＯＭの
製造においては、使用者から、メモリへ書き込むデータ
を受けてマスクパターンに変換するので、これと同一層
のマスクで、信号の機能や配置の切り換えや変更をおこ
なえば、１枚のマスクで、メモリ内容の書き込みと、使
用者から要求される機能が得られ、効率が良い。
第４図は１本発明の１つの使用例である。第４図は、第
２図の（Ａ）と（Ｂ）のブロック図を共有して、共通に
使用できる回路を表わしている。
２図の（Ａ）と（Ｂ）のブロック図を共有して、共通に
使用できる回路を表わしている。
第４図の実線による接続は、第２図の（Ａ）の機能に相
当する。第４図の実線に、破線の部分を接続すると、第
２図の（Ｂ）の機能を持つ回路となる。第４図の（Ａ）
、（Ｂ）の部分は、第２図（Ｂ）の１８．１９のチップ
選択信号回路にあたり、あらかじめ別機能を持つ回路で
ある。第４図の（Ｃ）の部分は、第２図（Ａ）の場合に
は、１７のチップセレクト信号Ｃ５回路となり、第２図
（Ｂ）の場合は、２０の出力制御信号ＯＥ回路となり、
別機能を持たせるのに、共通に使用できる部分を持つ回
路となっている。第４図の（Ｅ）の部分は第２図の（Ａ
）の場合には、２１のアドレス信号Ａ、１回路となり、
第２図（Ｂ）の場合は。
当する。第４図の実線に、破線の部分を接続すると、第
２図の（Ｂ）の機能を持つ回路となる。第４図の（Ａ）
、（Ｂ）の部分は、第２図（Ｂ）の１８．１９のチップ
選択信号回路にあたり、あらかじめ別機能を持つ回路で
ある。第４図の（Ｃ）の部分は、第２図（Ａ）の場合に
は、１７のチップセレクト信号Ｃ５回路となり、第２図
（Ｂ）の場合は、２０の出力制御信号ＯＥ回路となり、
別機能を持たせるのに、共通に使用できる部分を持つ回
路となっている。第４図の（Ｅ）の部分は第２図の（Ａ
）の場合には、２１のアドレス信号Ａ、１回路となり、
第２図（Ｂ）の場合は。
入力制御信号ＣＥ回路となり、共通部分を持つ回路とな
っている。
っている。
この様な機能の切り換え、変更を、メモリへ書き込むＲ
ＯＭビット・パターンと同一層のマスクでおこなう場合
の１つの例を第５図に示す。
ＯＭビット・パターンと同一層のマスクでおこなう場合
の１つの例を第５図に示す。
第５図は１回路の切り換λ、接続が、第１図の（Ｂ）で
示されたメモリ・セルへの書き込みと同一層のコンタク
ト層によるものである。第５図の３３．３４．３５はト
ランジスタを形成するポリシリコンである。第５図の３
６．４２は、メタルの配線部分である。第５図の３７は
、拡散層である。第５図の３８．３９．４０．４１は、
コンタクト層を表わしている。３８のコンタクト層を形
成すると、３３のポリシリコンと、３６のメタルが導通
になり配線が接続される。さらに、３９．４０のコンタ
クト層が入ると、３７の拡散と、３６のメタルが導通と
なり配線が接続となり１回路が構成される。逆に、４１
のコンタクト層が無い場合は３４．３５のポリシリコン
と４２のメタルは非導通となり、配線は切断される。こ
の様な配線の断続は、コンタクト層だけでなく、第１図
（Ａ）の５のチャンネルドープでも可能である。
示されたメモリ・セルへの書き込みと同一層のコンタク
ト層によるものである。第５図の３３．３４．３５はト
ランジスタを形成するポリシリコンである。第５図の３
６．４２は、メタルの配線部分である。第５図の３７は
、拡散層である。第５図の３８．３９．４０．４１は、
コンタクト層を表わしている。３８のコンタクト層を形
成すると、３３のポリシリコンと、３６のメタルが導通
になり配線が接続される。さらに、３９．４０のコンタ
クト層が入ると、３７の拡散と、３６のメタルが導通と
なり配線が接続となり１回路が構成される。逆に、４１
のコンタクト層が無い場合は３４．３５のポリシリコン
と４２のメタルは非導通となり、配線は切断される。こ
の様な配線の断続は、コンタクト層だけでなく、第１図
（Ａ）の５のチャンネルドープでも可能である。
以上述べたように、本発明によれば、メモリの書き込み
と同一のマスクで、配線の切換ができ、従来のメタルマ
スクなどの配線の切換え、変更に比べてデータの書き込
みと、信号線の切換え、変更が１枚のマスクですみ効率
的で、便利となった。
と同一のマスクで、配線の切換ができ、従来のメタルマ
スクなどの配線の切換え、変更に比べてデータの書き込
みと、信号線の切換え、変更が１枚のマスクですみ効率
的で、便利となった。
なお、この様な手法は、マスクＲＯＭに限ることなく、
ＲＯＭ機能を内蔵する集積回路や、ＰＬＡ回路にも適用
されるものである。
ＲＯＭ機能を内蔵する集積回路や、ＰＬＡ回路にも適用
されるものである。
第１図はデータが書き込まれる場所のメモリ・セルのレ
イアウト図。 第１図（Ａ）は拡散層によりデータを書き込む場合、（
Ｂ）はコンタクト層によりデータを書き込む場合。 ｌ・・ポリシリコンのワード線 ２・・メタルのデータ線 ３・・コンタクト部 ４・・拡散部 ５・・チャンネルドープ部 第２図は代表的なマスクＲＯＭのブロック図。 第２図（Ａ）は外部制御部信号のチップセレクト信号（
Ｃ５）が１つの場合。 第２図（Ｂ）は外部制御信号がチップセレクト信号（Ｃ
３Ｉ、Ｃ３２、ＣＥ）が３つ、出力制御信号（ＯＥ）が
１つの場合。 １４・・アウトプットイネーブル人力バッファ１５・・
へ〇〜Ａ７アドレス入力 １６・・へ〇〜Ａ１２アドレス入力 １７・・ＣＳチップセレクト入力 １８・・Ｃ５Ｉチツプセレクト入力 １９・・Ｃ５２チツプセレクト入力 ２０・・ＯＥ出力回路制御入力 ２１・・ＯＥアドレスバッファ回路制御人力２２・・Ａ
、アドレス入力 ４３・・Ｏｏ〜０７データ出力 ・メモリ・マトリックス ・Ｙセレクター ・Ｘデコーダ ・Ｙデコーダ ・へ〇〜Ａ、アドレス大カバッファ ・Ａ８〜Ａ１□アドレス人カバッファ ・出力バッファ ・チップセレクト人カパッファ ・チップイネーブル人カパッファ 第３図はパッケージされた集積回路のビン配置の１部分
を示す図。 第３図（Ａ）は第２図（Ａ）の機能をもつ集積回路。 第３図（Ｂ）は第２図ＣＢ）の機能をもつ集積回路。 ２３・・プラス電源ＶＩ、。 ２４・・Ａ８アドレス入力 ２５・・Ａ、アドレス人力 ２６・・ＣＳチップセレクト入力 ２７・・Ａ、アドレス入力 ２８・・Ｃ３Ｉチップセレクト入力 ２９・・Ｃ５２チツプセレクト入力 ３０・・Ａ、アドレス入力 ３１・・ＯＥ出力回路制御入力 ３２・・ＣＥアドレスバッファ回路制御入力第４図はチ
ップセレクト回路を示す図。 第４図（Ａ）はＣ５Ｉチップセレクト入力回路。 第４図（Ｂ）はＣＳ２チツプセレクト入力声路。 第４図（Ｃ）はＣＳとＯＥの共通回路。 第４図（Ｄ）はＣ３とＣＥの共通回路。 第４図（Ｅ）はＡ、アドレス入力とＣＥの共通回路。 第５図はコンタクト層によるポリシリコンとメタル、拡
散層とメタルの接続を示す図。 ３３．３４．３５・・・・ポリシリコン３６．４２・・
・・・・・・メタル ３７・・・・・・・・・・・・拡散層 ３８．３９．４０．４１・・コンタクト層以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）第３はｉ （Ａン （Ｂン ｉ！１ 図 （△） 第２図 第４図 手続補正書（自発） ２０発明の名称 集積回路の機能変更法 ３、補正する者 事件との関係 出願人 東京都新宿区西新宿２丁目４番１号 （２３６）セイコーエプソン株式会社 代表取締役 中 村 恒 也 ４、代理人 第５Ｌ 図 面（第４図） 手続補正書 ■、特許請求の範囲を別紙の如く補正する。 ２、明細書第５頁１１〜１６行目 ［あらかじめ〜である。」までを 「メモリのデータ書き込みのＲＯＭビット・パターンと
同一層のマスクで論理回路を断続して回路構成を変更し
、信号線の外部端子の機能やその端子配置を変更するも
のである。また、本発明は、上記の論理回路のうち外部
端子に直接接続された論理回路は少なくとも配線変更し
ないことにより、外部端子の機能変更に伴ない端子に付
く寄生容量を増加させないようにするものである。」と
補正する。 ３、明細書第６頁１０行目 ［第４図の（Ａ）、（Ｂ）」とあるを ［第４図の（ａ）、（ｂ）」と補正する。 ４、明細書第６頁１２〜１３行目 「第４図の（Ｃ）」とあるを 「第４図の（Ｃ）」と補正する。 ５、明細書第６頁１７行目 「第４図の（Ｅ）」とあるを 「第４図の（ｅ）」と補正する。 ６、明細書第７頁１行目 「となっている。」とあるを ［となっている。第４図から明らかなように、外部端子
に直接接続されてなる初段の人力論理回路では配線変更
はなされず、次段以降の回路部において配線変更されて
いる。−船釣に、集積回路の外部端子に付く寄生容量は
小さいことが好ましい。容量が大きければ端子において
信号の遅延が生しるのである。本発明は初段の論理回路
は変更しないので、端子に付く容量は機能変更後も変わ
らない。」と補正する。 ７、明細書第８頁６〜７行目 「となった。」とあるを 「となった。またこれらの変更があったとしても、外部
端子に付く容量は増加することなく変更後には外部端子
で信号が大きく遅延してしまうような問題はなくなる。 」と補正する。 ８、明細書第８頁１２行目〜第１２頁４行目「第１図は
〜コンタクト層」までを以下の如く補正する。 「第１図（Ａ）は拡散層によりデータを書き込む場合の
メモリ・セルのレイアウト図。 第１図（Ｂ）はコンタクト層によりデータを書き込む場
合のメモリ・セルのレイアウト図。 第１図（Ａ）、（Ｂ）において、 １・・・ポリシリコンのワード線 ２・・・メタルのデータ線 ３・・・コンタクト部 ４・・・拡散層 ５・・・チャンネルドープ部 第２図（Ａ）は外部制御信号のチップセレクト信号（Ｃ
３）が１つの場合の代表的なマスクＲＯＭのブロック図
。 第２図（Ｂ）は外部制御信号がチップセレクト信号（Ｃ
３，１，Ｃ５２，τ丁）が３つ、出力制御信号（丁丁）
が１つの場合の代表的なマスクＲＯＭのブロック図。 （Ａ）、（Ｂ）において、 ・メモリ・マトリックス ・Ｙセレクター ・Ｘデコーダ ・Ｙデコーダ ・Ａ、〜Ａ？アドレス人カバカバッ ファ、〜Ａ （ｚアドレス人カバッファ・出力バッファ ・チップセレクト人力バッファ ・チップイネーブル人力バッファ ・アウトプットイネーブル人力バッ ファ ・Ａ０〜Ａ７アドレス入力 ・Ａ、〜ＡＩ！アドレス入力 ・ＣＳチップセレクト入力 ・Ｃ３Ｉチップセレクト入力 ・Ｃ３２チツプセレクト入力 ・■π出力回路制御入力 ・ＣＥアドレスバッファ回路制御入 力 第２図 ５・・ ６・・ ７・・ ８・・ ９・・ １０・ １１・ １２・ １３・ １４・ ２２・・Ａ、アドレス入力 ４３・・００〜０．データ出力 第３図（Ａ）は第２図（Ａ）の機能を有するパッケージ
された集積回路のピン配置の部分図。 第３図（Ｂ）は第２図（Ｂ）の機能を有するパッケージ
された集積回路のピン配置の部分図。 第３図（Ａ）、（Ｂ）において、 ２３・・プラス電源■、。 ２４・・Ａ、アドレス入力 ２５・・Ａ啼アドレス入力 ２６・・ＣＳチップセレクト入力 ２７・・Ａ、アドレス入力 ２８・・Ｃ３Ｉチップセレクト入力 ２９・・Ｃ３２チツプセレクト入力 ３０・・Ａ、アドレス入力 ３１・・ｎ出力回路制御入力 ３２・・τ丁アドレスバッファ回路制御人力 第４図はセップセレクト回路図。 第４図において、 （ａ） ・・Ｃ３Ｉチップセレクト入力回路（ｂ）
・・Ｃ３２チツプセレクト入力回路（ｃ） ・・Ｃ
ＳとＵＴの共通回路 （ｄ） ・・ＣＳと８丁の共通回路 （ｅ） ・・Ａ、アドレス入力とテτの共通回路 第５図はコンタクト層によるポリシリコンとメタル、拡
散層とメタルの接続図。 第５図において、 ３３．３４．３５・・・ポリシリコン ３６．４２・・・メタル ３７・・・拡散層 ３Ｂ、３９，４０．４１ ・・・コンタクト層 ９、第４図を別紙の如く補正する。 以上 代理人 鉛末 喜三部（他１名） 特許請求の範囲 を特徴とする集積回路の機能変更法。 第４図
イアウト図。 第１図（Ａ）は拡散層によりデータを書き込む場合、（
Ｂ）はコンタクト層によりデータを書き込む場合。 ｌ・・ポリシリコンのワード線 ２・・メタルのデータ線 ３・・コンタクト部 ４・・拡散部 ５・・チャンネルドープ部 第２図は代表的なマスクＲＯＭのブロック図。 第２図（Ａ）は外部制御部信号のチップセレクト信号（
Ｃ５）が１つの場合。 第２図（Ｂ）は外部制御信号がチップセレクト信号（Ｃ
３Ｉ、Ｃ３２、ＣＥ）が３つ、出力制御信号（ＯＥ）が
１つの場合。 １４・・アウトプットイネーブル人力バッファ１５・・
へ〇〜Ａ７アドレス入力 １６・・へ〇〜Ａ１２アドレス入力 １７・・ＣＳチップセレクト入力 １８・・Ｃ５Ｉチツプセレクト入力 １９・・Ｃ５２チツプセレクト入力 ２０・・ＯＥ出力回路制御入力 ２１・・ＯＥアドレスバッファ回路制御人力２２・・Ａ
、アドレス入力 ４３・・Ｏｏ〜０７データ出力 ・メモリ・マトリックス ・Ｙセレクター ・Ｘデコーダ ・Ｙデコーダ ・へ〇〜Ａ、アドレス大カバッファ ・Ａ８〜Ａ１□アドレス人カバッファ ・出力バッファ ・チップセレクト人カパッファ ・チップイネーブル人カパッファ 第３図はパッケージされた集積回路のビン配置の１部分
を示す図。 第３図（Ａ）は第２図（Ａ）の機能をもつ集積回路。 第３図（Ｂ）は第２図ＣＢ）の機能をもつ集積回路。 ２３・・プラス電源ＶＩ、。 ２４・・Ａ８アドレス入力 ２５・・Ａ、アドレス人力 ２６・・ＣＳチップセレクト入力 ２７・・Ａ、アドレス入力 ２８・・Ｃ３Ｉチップセレクト入力 ２９・・Ｃ５２チツプセレクト入力 ３０・・Ａ、アドレス入力 ３１・・ＯＥ出力回路制御入力 ３２・・ＣＥアドレスバッファ回路制御入力第４図はチ
ップセレクト回路を示す図。 第４図（Ａ）はＣ５Ｉチップセレクト入力回路。 第４図（Ｂ）はＣＳ２チツプセレクト入力声路。 第４図（Ｃ）はＣＳとＯＥの共通回路。 第４図（Ｄ）はＣ３とＣＥの共通回路。 第４図（Ｅ）はＡ、アドレス入力とＣＥの共通回路。 第５図はコンタクト層によるポリシリコンとメタル、拡
散層とメタルの接続を示す図。 ３３．３４．３５・・・・ポリシリコン３６．４２・・
・・・・・・メタル ３７・・・・・・・・・・・・拡散層 ３８．３９．４０．４１・・コンタクト層以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）第３はｉ （Ａン （Ｂン ｉ！１ 図 （△） 第２図 第４図 手続補正書（自発） ２０発明の名称 集積回路の機能変更法 ３、補正する者 事件との関係 出願人 東京都新宿区西新宿２丁目４番１号 （２３６）セイコーエプソン株式会社 代表取締役 中 村 恒 也 ４、代理人 第５Ｌ 図 面（第４図） 手続補正書 ■、特許請求の範囲を別紙の如く補正する。 ２、明細書第５頁１１〜１６行目 ［あらかじめ〜である。」までを 「メモリのデータ書き込みのＲＯＭビット・パターンと
同一層のマスクで論理回路を断続して回路構成を変更し
、信号線の外部端子の機能やその端子配置を変更するも
のである。また、本発明は、上記の論理回路のうち外部
端子に直接接続された論理回路は少なくとも配線変更し
ないことにより、外部端子の機能変更に伴ない端子に付
く寄生容量を増加させないようにするものである。」と
補正する。 ３、明細書第６頁１０行目 ［第４図の（Ａ）、（Ｂ）」とあるを ［第４図の（ａ）、（ｂ）」と補正する。 ４、明細書第６頁１２〜１３行目 「第４図の（Ｃ）」とあるを 「第４図の（Ｃ）」と補正する。 ５、明細書第６頁１７行目 「第４図の（Ｅ）」とあるを 「第４図の（ｅ）」と補正する。 ６、明細書第７頁１行目 「となっている。」とあるを ［となっている。第４図から明らかなように、外部端子
に直接接続されてなる初段の人力論理回路では配線変更
はなされず、次段以降の回路部において配線変更されて
いる。−船釣に、集積回路の外部端子に付く寄生容量は
小さいことが好ましい。容量が大きければ端子において
信号の遅延が生しるのである。本発明は初段の論理回路
は変更しないので、端子に付く容量は機能変更後も変わ
らない。」と補正する。 ７、明細書第８頁６〜７行目 「となった。」とあるを 「となった。またこれらの変更があったとしても、外部
端子に付く容量は増加することなく変更後には外部端子
で信号が大きく遅延してしまうような問題はなくなる。 」と補正する。 ８、明細書第８頁１２行目〜第１２頁４行目「第１図は
〜コンタクト層」までを以下の如く補正する。 「第１図（Ａ）は拡散層によりデータを書き込む場合の
メモリ・セルのレイアウト図。 第１図（Ｂ）はコンタクト層によりデータを書き込む場
合のメモリ・セルのレイアウト図。 第１図（Ａ）、（Ｂ）において、 １・・・ポリシリコンのワード線 ２・・・メタルのデータ線 ３・・・コンタクト部 ４・・・拡散層 ５・・・チャンネルドープ部 第２図（Ａ）は外部制御信号のチップセレクト信号（Ｃ
３）が１つの場合の代表的なマスクＲＯＭのブロック図
。 第２図（Ｂ）は外部制御信号がチップセレクト信号（Ｃ
３，１，Ｃ５２，τ丁）が３つ、出力制御信号（丁丁）
が１つの場合の代表的なマスクＲＯＭのブロック図。 （Ａ）、（Ｂ）において、 ・メモリ・マトリックス ・Ｙセレクター ・Ｘデコーダ ・Ｙデコーダ ・Ａ、〜Ａ？アドレス人カバカバッ ファ、〜Ａ （ｚアドレス人カバッファ・出力バッファ ・チップセレクト人力バッファ ・チップイネーブル人力バッファ ・アウトプットイネーブル人力バッ ファ ・Ａ０〜Ａ７アドレス入力 ・Ａ、〜ＡＩ！アドレス入力 ・ＣＳチップセレクト入力 ・Ｃ３Ｉチップセレクト入力 ・Ｃ３２チツプセレクト入力 ・■π出力回路制御入力 ・ＣＥアドレスバッファ回路制御入 力 第２図 ５・・ ６・・ ７・・ ８・・ ９・・ １０・ １１・ １２・ １３・ １４・ ２２・・Ａ、アドレス入力 ４３・・００〜０．データ出力 第３図（Ａ）は第２図（Ａ）の機能を有するパッケージ
された集積回路のピン配置の部分図。 第３図（Ｂ）は第２図（Ｂ）の機能を有するパッケージ
された集積回路のピン配置の部分図。 第３図（Ａ）、（Ｂ）において、 ２３・・プラス電源■、。 ２４・・Ａ、アドレス入力 ２５・・Ａ啼アドレス入力 ２６・・ＣＳチップセレクト入力 ２７・・Ａ、アドレス入力 ２８・・Ｃ３Ｉチップセレクト入力 ２９・・Ｃ３２チツプセレクト入力 ３０・・Ａ、アドレス入力 ３１・・ｎ出力回路制御入力 ３２・・τ丁アドレスバッファ回路制御人力 第４図はセップセレクト回路図。 第４図において、 （ａ） ・・Ｃ３Ｉチップセレクト入力回路（ｂ）
・・Ｃ３２チツプセレクト入力回路（ｃ） ・・Ｃ
ＳとＵＴの共通回路 （ｄ） ・・ＣＳと８丁の共通回路 （ｅ） ・・Ａ、アドレス入力とテτの共通回路 第５図はコンタクト層によるポリシリコンとメタル、拡
散層とメタルの接続図。 第５図において、 ３３．３４．３５・・・ポリシリコン ３６．４２・・・メタル ３７・・・拡散層 ３Ｂ、３９，４０．４１ ・・・コンタクト層 ９、第４図を別紙の如く補正する。 以上 代理人 鉛末 喜三部（他１名） 特許請求の範囲 を特徴とする集積回路の機能変更法。 第４図
Claims (3)
- （１）リソグラフィー法によって製作されるリードオン
リメモリ機能を持つ集積回路において、前記集積回路の
外部入力端子、外部出力端子、外部制御端子の機能の切
り換え又は変更が、前記集積回路内に、あらかじめ別の
機能をもつ回路および別の機能と共通に使用できる回路
がもうけられており、メモリ・セルにデータを書き込む
マスクと同一のマスクにより、おこなわれる事を特徴と
する集積回路の機能変更法。 - （２）前記集積回路において、データの書き込みおよび
機能の切り換え又は変更は、コンタクト層のマスクによ
る特許請求第１項記載の集積回路の機能変更法。 - （３）前記集積回路において、データの書き込みおよび
機能の切り換え又は変更は、チャンネルドープのマスク
による特許請求第１項記載の集積回路の機能変更法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10372789A JP2549914B2 (ja) | 1989-04-24 | 1989-04-24 | 集積回路の外部端子機能変更方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10372789A JP2549914B2 (ja) | 1989-04-24 | 1989-04-24 | 集積回路の外部端子機能変更方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55161630A Division JPS5785256A (en) | 1980-11-17 | 1980-11-17 | Changing method for function of integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0263162A true JPH0263162A (ja) | 1990-03-02 |
| JP2549914B2 JP2549914B2 (ja) | 1996-10-30 |
Family
ID=14361689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10372789A Expired - Lifetime JP2549914B2 (ja) | 1989-04-24 | 1989-04-24 | 集積回路の外部端子機能変更方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2549914B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0457299A (ja) * | 1990-06-21 | 1992-02-25 | Mitsubishi Electric Corp | 半導体集積回路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51139285A (en) * | 1975-05-28 | 1976-12-01 | Hitachi Ltd | Method of altering articles by master slice system |
| JPS54113278A (en) * | 1978-02-24 | 1979-09-04 | Hitachi Ltd | Selective wiring in lsi |
| JPS55136098U (ja) * | 1979-03-20 | 1980-09-27 | ||
| JPH0320903A (ja) * | 1989-06-16 | 1991-01-29 | Tokyo Electric Co Ltd | 誘導灯器具 |
-
1989
- 1989-04-24 JP JP10372789A patent/JP2549914B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51139285A (en) * | 1975-05-28 | 1976-12-01 | Hitachi Ltd | Method of altering articles by master slice system |
| JPS54113278A (en) * | 1978-02-24 | 1979-09-04 | Hitachi Ltd | Selective wiring in lsi |
| JPS55136098U (ja) * | 1979-03-20 | 1980-09-27 | ||
| JPH0320903A (ja) * | 1989-06-16 | 1991-01-29 | Tokyo Electric Co Ltd | 誘導灯器具 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0457299A (ja) * | 1990-06-21 | 1992-02-25 | Mitsubishi Electric Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2549914B2 (ja) | 1996-10-30 |
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