JPH0263275B2 - - Google Patents

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JPH0263275B2
JPH0263275B2 JP6463483A JP6463483A JPH0263275B2 JP H0263275 B2 JPH0263275 B2 JP H0263275B2 JP 6463483 A JP6463483 A JP 6463483A JP 6463483 A JP6463483 A JP 6463483A JP H0263275 B2 JPH0263275 B2 JP H0263275B2
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JP
Japan
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flip
flop
clock signal
signal
transition
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JP6463483A
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JPS58209219A (ja
Inventor
Bagauotsuchi Yaramanchiri Shin
Taido Mamatsudo Saido
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Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
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Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of JPS58209219A publication Critical patent/JPS58209219A/ja
Publication of JPH0263275B2 publication Critical patent/JPH0263275B2/ja
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356017—Bistable circuits using additional transistors in the input circuit
    • H03K3/356052—Bistable circuits using additional transistors in the input circuit using pass gates
    • H03K3/35606—Bistable circuits using additional transistors in the input circuit using pass gates with synchronous operation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Description

【発明の詳細な説明】 本発明は、フリツプフロツプを含むメモリ回路
であつて、一方の第１遷移が第１低レベルから第
１高レベルの遷移でありかつ他方の第１遷移が第
１高レベルから第１低レベルへの遷移である１対
の第１遷移を反復する第１クロツク信号と、一方
の第２遷移が第２低レベルから第２高レベルへの
遷移でありかつ他方の第２遷移が第２高レベルか
ら第２低レベルへの遷移である１対の第２遷移を
反復する第２クロツク信号とによつて制御され、
メモリ回路がエツジ・トリガー形制御手段を備
え、エツジ・トリガー形制御手段は、この制御手
段に供給された論理セツト信号が第１論理状態に
対応する第１論理値である場合第１クロツク信号
の１対の第１遷移のうちの選択された第１遷移の
発生に応動してフリツプフロツプを第１論理状態
にセツトし、かつエツジ・トリガー形制御手段に
供給された論理リセツト信号が第１論理値である
場合第２クロツク信号の１対の第２遷移のうちの
選択された第２遷移の発生に応動してフリツプフ
ロツプを第１論理状態と反対の第２論理状態にリ
セツトするメモリ回路に関する。
E.Laiの米国特許4224533号には、それぞれが異
なるクロツク信号に応動する複数の同一構造トリ
ガ回路によつてその論理状態を制御されるフリツ
プフロツプを含むエツジ・トリガー形金属酸化物
半導体（MOS）電界効果トランジスタ（EFT）
メモリ回路が開示されている。これにおいては任
意の一つの特定トリガ回路に適当なセツト入力信
号が供給され、かつこの特定のトリガ回路のクロ
ツク信号が低レベルから高レベルへ遷移したと
き、この特定トリガ回路によりフリツプフロツプ
は典型的には論理値“１”（以下単に“１”で示
す）である第１論理状態に“セツト”される。こ
こでフリツプフロツプに対する用語“セツト”と
は、フリツプフロツプが最初第１論理状態にない
場合にフリツプフロツプを第１論理状態へ変化さ
せることおよび、フリツプフロツプが既に第１論
理状態にある場合にはこの状態に維持されること
を意味する。同様に、特定トリガ回路に適当なリ
セツト入力信号が供給され、かつそのクロツク信
号が低レベルから高レベルへ遷移したとき、この
トリガ回路によりフリツプフロツプは典型的には
論理値“０”（以下単に“０”で示す）である第
２論理状態に“リセツト”される。ここでフリツ
プフロツプに対する用語“リセツト”とは、フリ
ツプフロツプが最初第２論理状態にない場合にフ
リツプフロツプを第２論理状態へ変化させるこ
と、およびフリツプフロツプが既に第２論理状態
にある場合にはこの状態に維持されることを意味
する。
この従来のメモリ回路ではフリツプフロツプの
真値および補数論理出力信号を、特定トリガ回路
に接続したトリガ禁止回路に帰還し、これにより
フリツプフロツプをセツトまたはリセツトした後
は、特定トリガ回路のクロツク信号が依然高レベ
ルである間、上記論理出力信号により禁止回路が
フリツプフロツプを更にセツトまたはリセツトす
るのを禁止するようにする。特定トリガ回路のク
ロツク信号が低レベルの場合セツトおよびリセツ
ト信号はフリツプフロツプに影響を及ぼさないか
ら、そのクロツク信号における他の低レベルから
高レベルへの遷移が起るまでフリツプフロツプを
更にセツトまたはリセツトするのが効果的に禁止
される。これによりメモリ回路を中間の期間中に
他の一つのトリガ回路によつて制御できるように
なる。この動作技術は一層進歩した用途に特に好
適である。
本発明の目的は、フリツプフロツプを含むメモ
リ回路であつて、フリツプフロツプが入力信号に
よつてセツトされ、かつ前記セツト入力信号の後
に最初に起る適当なクロツク信号遷移によつてリ
セツトされるメモリ回路を提供するにある。
本発明のメモリ回路は、実際上第２クロツク信
号が前記選択された第２遷移の直後に生ずる特定
の第２レベルにある際のフリツプフロツプの論理
状態に対応し、かつ実際上第２クロツク信号が前
記特定の第２レベルとは反対の第２レベルにある
際に第２クロツク信号が前記選択された第２遷移
とは反対の第２遷移を行う直前に存在するフリツ
プフロツプの論理状態に対応する論理リセツト信
号を発生するラツチ手段を備えたことを特徴とす
る。
第１クロツク信号の１対の遷移のうちの選択さ
れた遷移の発生に応動してエツジ・トリガー形制
御回路は、この制御回路に供給された外部論理セ
ツト信号が第１論理状態に対応する第１論理値で
ある場合フリツプフロツプを“１”の如き第１論
理状態にセツトする。第２クロツク信号の１対の
遷移のうちの選択された遷移の発生に応動してエ
ツジ・トリガー形制御回路は、この制御回路に供
給された帰還論理リセツト信号が第１論理値であ
る場合フリツプフロツプを第１論理状態と逆の
“０”の如き第２論理状態にリセツトする。実際
上第２クロツク信号がその選択された遷移の直後
に生ずる特定レベルにある間に、ラツチ回路は、
第２クロツク信号がその選択された遷移と反対の
遷移を行う直前に存在したフリツプフロツプの論
理状態に対応する論理値のリセツト信号を送出す
る。
かかる態様で本発明のメモリ回路は“１”の書
込が第１クロツク信号によつて制御される非同期
読出リセツト可能デバイスとして作動する。質問
または読出動作は第２クロツク信号によつて制御
し、かつこの動作は、リセツト信号が第２クロツ
ク信号における前記反対の遷移の直前に存在する
フリツプフロツプの論理状態に対応する論理値に
ラツチされたときに行われる。読出動作が完了し
た後制御回路は、フリツプフロツプから“０”ま
たは“１”が読出されたかどうかということとは
無関係にフリツプフロツプを自動的に“０”にリ
セツトする。１対の読出期間が“１”を書込むた
めの期間だけによつて分離される場合には、フリ
ツプフロツプは常に“１”にセツトされ、この
“１”は、早期の読出期間が書込期間以前に完了
した場合後の読出期間のために蓄積保存される。
更に、たとえセツト信号が“１”である期間が早
期の読出期間と部分的にまたは完全に重なり合つ
ても、“１”は後の読出期間のために蓄積される。
制御回路はセツトトリガ回路、リセツトトリガ
回路およびトリガ禁止回路を備えるのが好適であ
る。第１クロツク信号が、セツトトリガ回路がフ
リツプフロツプを第１論理状態にセツトする各選
択された遷移の直前に生ずるレベルにある間禁止
回路はセツトトリガ回路の動作を選択的に禁止す
る。同様に、第２クロツク信号が、リセツトトリ
ガ回路がフリツプフロツプを第２論理状態にリセ
ツトする各選択された遷移の直後に生ずるレベル
にある間、禁止回路はリセツトトリガ回路の動作
を選択的に禁止する。
以下、図面につき本発明の実施例を説明する。
なお図面において同じ要素または類似の要素は
同じ参照記号で示してある。
第１図は第１クロツク信号φ1および第２クロ
ツク信号φ2によつて制御する非同期読出リセツ
ト可能メモリ回路を示す。第１クロツク信号φ1
はセツト（または“１”書込）クロツク信号であ
り、低電圧レベルから高電圧レベルへの遷移およ
びこの高電圧レベルから再び低電圧レベルに戻る
遷移から成る一対の遷移を繰返す。第２クロツク
信号φ2は読出クロツク信号およびリセツト（ま
たは“０”にクリア）クロツク信号の両用であ
り、高電圧レベルから低電圧レベルへの遷移およ
びこの低電圧レベルから再び高電圧レベルに戻る
遷移から成る一対の遷移を繰返す。クロツク信号
φ1およびφ2の両方に対し低電圧レベルは約０ボ
ルトで、“０”レベルと呼ばれ、かつ高電圧レベ
ルは約５ボルトで、“１”レベルと呼ばれる。
本例のメモリ回路はフリツプフロツプFFおよ
びエツジ・トリガ形制御回路CCから成るフリツ
プフロツプ回路１０を備え、エツジ・トリガ形制
御回路CCは一個または複数個の信号SSをフリツ
プフロツプFFに供給してその論理状態を“０”
または“１”にする。外部からセツト論理入力信
号Ｓを制御回路CCのセツト入力端子に供給し、
かつ帰還論理入力信号Ｒを制御回路CCにリセツ
ト入力端子に供給する。信号ＲおよびＳと共にク
ロツク信号φ1およびφ2を制御回路CCに供給する。
また制御回路CCには一個または複数個の他の入
力OIを供給して、クロツク信号φ1およびφ2にお
いて遷移が起る時間を変化させることもできる。
信号SSに応動してフリツプフロツプFFはその論
理状態に直接対応する真値論理出力信号Ｑをライ
ン１４上に送出し、かつ信号Ｑおよび信号Ｑの補
数である論理出力信号を制御回路CCに供給す
る。
信号Ｓの信号Ｑに対する作用はクロツク信号
φ1によつて制御し、リセツト信号Ｒの信号Ｑに
対する作用はクロツク信号φ2によつて制御する。
信号Ｓが“１”でありかつクロツク信号φ1が低
レベルから高レベルへ遷移した場合、制御回路
CCによりフリツプフロツプFFが状態“１”にセ
ツトされて（フリツプフロツプFFの以前の状態
とは無関係に）値“１”の信号Ｑを送出する。ク
ロツク信号φ1の低レベルから高レベルへの遷移
に当り書込期間が開始され、この書込期間はクロ
ツク信号φ1が高レベルを持続した後高レベルか
ら低レベルへ遷移するまで維持される。信号Ｓが
“０”である場合には、制御回路CCはクロツク信
号φ1が低レベルから高レベルへ遷移してもフリ
ツプフロツプFFの状態を変化しない。同様に、
クロツク信号φ1が低レベルにある場合には、信
号Ｓによつては信号Ｑは変化しない。フリツプフ
ロツプFFがリセツトされた後は、これに後続し
てクロツク信号φ2が高レベルである期間の少な
くとも一部分に当り制御回路CCはフリツプフロ
ツプFFを更に“０”にリセツトするのを禁止さ
れ、特に、フリツプフロツプFFがリセツトされ
た後には、これに後続してクロツク信号φ2が高
レベルである期間において、入力信号Ｓが“１”
になつた場合クロツク信号φ1が低レベルから高
レベルへの遷移後高レベルである部分に当り制御
回路CCはフリツプフロツプFFを更に“０”にリ
セツトするのを禁止されるようにすると好適であ
る。
フリツプフロツプFFの出力信号Ｑはフオール
スルー（fall through）ラツチ回路１６の入力端
子に供給し、ラツチ回路１６はその非反転出力端
子からリセツト信号Ｒを送出する。リセツト信号
Ｒに対する信号Ｑの作用はラツチ回路１６に供給
するクロツク信号φ2によつて制御する。またラ
ツチ回路１６には他の一個または複数個の入力
OIを供給してクロツク信号φ2において遷移が起
る時間を変化させることができる。
リセツト信号Ｒはフリツプフロツプ出力信号Ｑ
およびクロツク信号φ2の関数として次の如く変
化する。実際上、クロツク信号φ2が高レベルに
ある場合、フオール・スルー・ラツチ回路１６は
そのフオール・スルー・モードになり、信号Ｑの
論理値に等しい論理値従つてフリツプフロツプ
FFの論理状態に対応する論理値のリセツト信号
Ｒを送出する。即ち、クロツク信号φ2が高レベ
ルの場合リセツト信号Ｒは、ラツチ回路１６にお
ける小さい伝送遅れを除き、信号Ｑに追随する。
クロツク信号φ2が低レベルの場合には、ラツチ
回路１６はラツチ・モードになり、クロツク信号
φ2における最も新しい高レベルから低レベルへ
の遷移の直前に存在した信号Ｑの論理値、従つて
この時間に存在したフリツプフロツプFFの論理
状態に対応する論理値のリセツト信号Ｒを送出す
る。
メモリ回路は基本的にはフリツプフロツプ回路
１０およびラツチ回路１６で構成し、これら回路
はバツフアゲート２０を介してデータバス１８に
結合し、バツフアゲート２０はリセツト信号Ｒを
供給され、かつデータバス１８に接続したライン
１２上にデータ出力信号Ｏを送出する。またバツ
フアゲート２０には他の一個または複数個の入力
OIを供給して、クロツク信号φ2において遷移が
起る時間を変化させることができる。
バツフアゲート２０はフリツプフロツプFFの
論理状態を読出すためメモリ回路に対するアクセ
スを制御する。クロツク信号φ2が低レベルにあ
る場合バツフアゲート２０は、リセツト信号Ｒの
論理値に等しい論理値を有するデータ信号Ｏを送
出し、つまりクロツク信号φ2が低レベルにある
場合バツフアゲート２０は、ラツチ回路１６がラ
ツチ・モードにあるからクロツク信号φ2の最も
新しい高レベルから低レベルへの遷移の直前に存
在するフリツプフロツプFFの論理状態に対応す
る論理値のデータ信号Ｏを送出する。従つて、ク
ロツク信号φ2における高レベルから低レベルへ
の各遷移は、クロツク信号φ2が低レベルから高
レベルへ遷移するまでの低レベル期間に持続され
る読出期間の始端をほぼ表わす。メモリ回路は、
実際上クロツク信号φ2が高レベルにある場合バ
ス１８から遮断される（または選択されない）。
第１図のメモリ回路は次の態様で作動する。外
部信号源（信号Ｓに対する）からはフリツプフロ
ツプFFに“１”だけ書込むことができる。これ
は、入力信号Ｓが“１”であるとき制御回路CC
がクロツク信号φ1における低レベルから高レベ
ルへの遷移に応動してフリツプフロツプFFを
“１”にセツトすることにより、書込期間に際し
てだけ行われる。その場合クロツク信号φ1にお
ける次の低レベルから高レベルへの遷移まで、フ
リツプフロツプFFが更にセツトされるのが防止
される。クロツク信号φ2における高レベルから
低レベルへの遷移によつて開始される読出期間が
書込期間の完了後に開始される場合、信号Ｒは
“１”にラツチされ、読出期間に当り出力Ｏから
バス１８に“１”が供給され、然る後制御回路
CCがクロツク信号φ2における低レベルから高レ
ベルへの遷移に応動してフリツプフロツプFFを
リセツトする。これは、たとえ、書込期間以前に
フリツプフロツプFFが“０”を含んでいるかま
たは“１”を含んでいるかとは無関係に書込期間
に際し読出期間が開始（および終了）しても起
り、その理由は、制御回路CCが書込期間の始端
にフリツプフロツプFFをセツトした後制御回路
CCはクロツク信号φ1の高レベル期間にフリツプ
フロツプFFを更にセツトするのを阻止されるか
らである。一つの読出期間に第２の読出期間が後
続した場合には、信号Ｒは“０”にラツチされ、
この第２の読出期間に当り“０”の出力Ｏがバス
１８に供給される。その場合信号Ｒは“０”であ
るから第２の読出期間の後はクロツク信号φ2が
高レベルの期間もフリツプフロツプFFのリセツ
ト動作（またはリセツトしようとする動作）は行
われない。
“０”読出期間、即ちフリツプフロツプFFか
ら“０”が読出される読出期間が進行中であり、
かつ入力Ｓが書込期間に対する準備のため“１”
である場合、フリツプフロツプFFの古い“０”
は読出期間に当りバス１８へ読出され、然る後新
たな“１”が書込期間に当りフリツプフロツプ
FFに書込まれ、書込期間が最初の読出期間後ま
たは最初の読出期間に当つて開始されたかどうか
とは無関係に、後続の読出期間のために蓄積され
る。書込期間が“０”読出期間の終端以前に開始
された場合には、信号Ｒは“０”であるから、新
たな“１”が蓄積される。
“１”読出期間、即ちフリツプフロツプFFか
ら“１”が読出される読出期間が進行中であり、
かつ書込期間に対する準備のため入力信号Ｓが
“１”である場合には、フリツプフロツプFFの古
い“１”が読出期間に当りバス１８へ読出され、
この読出期間の終端に制御回路CCがフリツプフ
ロツプFFを“０”にリセツトし、新たな“１”
がフリツプフロツプFFに書込まれ、書込期間以
前に“１”読出期間が完了する限り、後続の読出
期間のために蓄積（保存）される。“１”読出期
間の終端以前に書込期間が開始された場合には、
次の読出期間のために新たな“１”は蓄積され
ず、その理由は、信号Ｒは“１”であり、これに
より制御回路CCはフリツプフロツプFFを“０”
にリセツトできる一方、フリツプフロツプFFを
更に“１”にセツトするのが阻止されるからであ
る。この状態は、フリツプフロツプFFに供給さ
れる新たな“１”が読出される古い“１”と同じ
であるから容認される。
それぞれ関連するバツフアゲート２０を有する
本例のメモリ回路を複数個備えるメモリ回路群は
通常はデータバス１８に沿つて配列してマルチビ
ツト・データレジスタを構成するようにし、クロ
ツク信号φ2はこのレジスタにおけるすべてのメ
モリ回路に共通とする一方、クロツク信号φ1は
各メモリ回路に対して相違させるようにする 第２ａ図は普通のＮチヤンネル・シリコンゲー
トMOS技術によつて製造した第１図のデータバ
ス・インタフエース回路を含むメモリ回路の好適
な実施例の回路図を示す。第２ａ図における各電
界効果トランジスタはＮチヤンネル絶縁ゲート
MOSデバイスである。各電界効果トランジスタ
のゲート電極の近辺に付した文字“Ｅ”または
“Ｄ”はその電界効果トランジスタがエンハンス
メント・モード・デバイスまたはデイプリーシヨ
ン・モード・デバイスであることを示す。
第２ａ図の回路では電界効果トランジスタを制
御するのにクロツク信号1，2および2′も使用
する。クロツク信号1はクロツク信号φ1の補数
であり、第２ｂ図に示すように補数クロツク信号
φ1は単にクロツク信号φ1を反転することによつ
て発生する。クロツク信号2はクロツク信号φ2
の補数である。クロツク信号2および2′の低レ
ベルおよび高レベルは大部分が同時に起るが、ク
ロツク信号2′の低レベルから高レベルへの遷移
および高レベルから低レベルへの遷移はクロツク
信号2のこれら遷移から若干遅延される。第２
ｃ図に示すように、クロツク信号2は単にクロ
ツク信号φ2を反転することによつて発生させ、
クロツク信号2′は他の外部入力OIにより制御し
て25〜50ナノ秒の固定された遅延を生ずる普通の
反転遅延回路τにクロツク信号φ2を供給するこ
とにより発生させる。
再び第２ａ図を参照すると、フリツプフロツプ
FFは１対の交さ結合スイツチング電界効果トラ
ンジスタＱ１およびＱ２で構成され、これらトラ
ンジスタのドレインはノードＮ１およびＮ２を介
して電界効果トランジスタＱ３およびＱ４のソー
スにそれぞれ接続する。電界効果トランジスタＱ
１およびＱ２はデータ蓄積素子であり、そのソー
スは大地電位（Ｏボルト）を可とするほぼ一定電
圧供給源に接続する。電界効果トランジスタＱ３
およびＱ４は負荷であり、そのゲート電極はその
ソースにそれぞれ接続し、そのドレインは５ボル
トを可とする他のほぼ一定電圧供給源に接続す
る。フリツプフロツプ真値信号ＱはノードＮ１に
発生してライン１４に供給され、その補数信号
はノードＮ２に発生する。
制御回路CCはフリツプフロツプ回路１０にお
ける残りの部分であり、セツトトリガ回路、リセ
ツトトリガ回路およびトリガ禁止回路で構成す
る。これらトリガ回路は（ノードＮ１およびＮ２
に供給される）信号Ｑおよびと同じである制御
信号SSを発生する。トリガ禁止回路はセツトト
リガ回路の動作を選択的に禁止するセツト禁止回
路、およびリセツトトリガ回路の動作を選択的に
禁止しかつセツト禁止回路と共通の素子を含むリ
セツト禁止回路で構成する。
セツトトリガ回路は電界効果トランジスタＱ
５，Ｑ６，Ｑ７で構成する。トランジスタＱ５お
よびＱ６はノードＮ２および電源VSSの間に直列
に接続し、トランジスタＱ７は信号Ｓを供給され
るセツト入力端子およびトランジスタＱ６のゲー
ト電極の間にノードＮ３を介して接続する。トラ
ンジスタＱ５はクロツク信号φ1によつて制御し、
トランジスタＱ７はクロツク信号1によつて制
御する。
セツト禁止回路はノードＮ３および電源VSSの
間に結合されかつノードＮ１から供給する信号Ｑ
によつて制御される電界効果トランジスタＱ８で
構成する。所要に応じ、トランジスタＱ８および
電源VSSの間にクロツク信号φ1で制御する電界効
果トランジスタＱ９（破線で示す）を直列に接続
する。後述するように、トランジスタＱ９はセツ
ト禁止回路の動作には影響を及ぼさないが、ノー
ドＮ１が充電された場合ノードＮ３において競合
状態が起る可能性を除去するために使用される。
トランジスタＱ７はセツト禁止回路の一部とも考
えられる。
リセツトトリガ回路は電界効果トランジスタＱ
１０，Ｑ１１，Ｑ１２で構成する。トランジスタ
Ｑ１０およびＱ１１はノードＮ１および電源VSS
の間に直列に接続する。トランジスタＱ１２は信
号Ｒを供給されるリセツト入力端子およびトラン
ジスタＱ１１のゲート電極の間にノードＮ４を介
して接続し、トランジスタＱ１２はクロツク信号
φ2′従つて実際上クロツク信号2によつて制御す
る。
リセツト禁止回路はトランジスタＱ８，Ｑ９
（設けられた場合）並にノード４および電源VSSの
間に直列接続した１対の電界効果トランジスタＱ
１３およびＱ１４で構成する。トランジスタＱ１
３はノードＮ３における電圧によつて制御し、ト
ランジスタＱ１４はクロツク信号φ1によつて制
御する。トランジスタＱ１２はリセツト禁止回路
の一部とも考えられる。
信号Ｑはラツチ回路１６における電界効果トラ
ンジスタＱ１５の一方のソース／ドレイン素子に
供給する。クロツクφ2によつてトランジスタＱ
１５を制御する一方、このトランジスタの他方の
ソース／ドレイン素子はノードＮ５を介して、図
示の如く普通の態様で接続したスイツチング電界
効果トランジスタＱ１６および負荷電界効果トラ
ンジスタＱ１７から成る第１インバータの入力端
子に接続する。第１インバータの出力信号はノー
ドＮ６から、図示の如く普通の態様で接続したス
イツチング電界効果トランジスタＱ１８および負
荷電界効果トランジスタＱ１９から成る第２イン
バータの入力端子に供給する。ノードＮ７からラ
イン１２上に送出される第２インバータの出力が
信号Ｒとなる。ノードＮ５およびＮ７の間にクロ
ツク信号2で制御する電界効果トランジスタＱ
２０を接続して、クロツク信号φ2が低レベルで
ありかつクロツク信号2が高レベルである場合
信号Ｒをラツチするのに必要な帰還路を形成する
ようにする。ノードＮ５における電圧はノードＮ
６において反転され、次いでノードＮ７において
再度反転されるから、信号Ｒの論理値はノードＮ
５における電圧の論理値に追随する。
信号Ｒはバツフアゲート２０におけるインバー
タの入力端子に供給する。このインンバータは図
示の態様で接続したスイツチング電界効果トラン
ジスタＱ２１および負荷電界効果トランジスタＱ
２２で構成し、トランジスタＱ２２のゲート電極
にはラツチ回路１６における第１インバータの出
力をノードＮ６を介して供給する。バツフアゲー
ト２０におけるこのインバータの出力はノードＮ
８から、ノードＮ９および電源VSSの間に接続し
た電界効果トランジスタＱ２３のゲート電極に供
給する。ノードＮ９およびライン２２の間にクロ
ツク信号2′で制御する電界効果トランジスタＱ
２４を接続して、データバス１８に信号Ｏを供給
するようにする。トランジスタＱ２３およびＱ２
４は他のインバータとして作動する。信号Ｒはノ
ードＮ８において反転され、次いでノードＮ９に
おいて再度反転されるから、ノードＮ９における
電圧の論理値は信号Ｒの論理値に追随する。トラ
ンジスタＱ２１，Ｑ２２，Ｑ２３は基本的にはノ
ードＮ９における電圧／電流をデータバス１８に
対し好適なレベルに調整するように作動する。
第２ａ図の回路の主要動作は、トランジスタＱ
１２およびＱ２４をクロツク信号2によつて効
果的に制御することである。クロツク信号2′
は、データ・ビツトがノードＮ４およびバス１８
へ転送される以前にノードＮ７に電圧を設定でき
るように作用する。ラツチ回路１６の伝送遅延は
クロツク信号2′の遅延より小さく５〜10ナノ秒
である。実際上、トランジスタＱ１２およびＱ２
４はクロツク信号φ2によつて直接制御すること
ができ、かつクロツク信号φ2′は除去することが
できる。
次に、第２ａ図の回路の動作を第３ａおよび３
ｂ図について説明する。第３ａおよび３ｂ図にお
けるすべてのパラメータは時間ｔの関数として
“０”および“１”レベルの間で変化するものと
して示してある。第３ａおよび３ｂ図において時
間ｔに付した数字が大きい程後の時間を示し、
VN3およびVN4はノードＮ３およびＮ４における
電圧をそれぞれ示す。クロツク信号2を示す波
形において一点鎖線の部分はクロツク信号2′を
示す。また矢印を付した曲線は、当該曲線が引出
された箇所におけるパラメータの遷移により同じ
曲線の矢印で示した他のパラメータの遷移が起る
ことを示す。また破線は、所要に応じ制御回路
CCがトランジスタＱ９を備える場合に起る若干
の相違を示す。時間間隔“WR”は書込期間を示
し、時間間隔“Ｓ”は信号Ｓが“１”になつてか
ら書込期間“WR”が開始される以前の期間を示
し、時間間隔“RD”はクロツク信号2′におけ
る遷移によつて規定される読出期間を示す。
作動に当りトランジスタＱ３，Ｑ４，Ｑ１７，
Ｑ１９，Ｑ２２は常にオンとなる一方、他のトラ
ンジスタはオンまたはオフとなる。信号Ｒはノー
ドＮ５における電圧に追随するから、ラツチ回路
１６におけるトランジスタＱ１６およびＱ１８の
スイツチング動作を信号Ｒの状態だけについて説
明する。信号Ｒが“０”の場合ノードＮ８は
“１”になりこれによりバツフアゲート２０にお
けるトランジスタＱ２３がターンオンされ、ノー
ドＮ９を“０”にする。一方、信号Ｒが“１”の
場合にはノードＮ８は“０”になり、これにより
トランジスタＱ２３がターンオフされ、ノードＮ
９を“フロート”状態ならしめ、これは“１”と
等価である。ノードＮ９は信号Ｒに追随するか
ら、トランジスタＱ２１およびＱ２２のスイツチ
ング動作を信号Ｒの状態だけについて次に説明す
る。
フリツプフロツプFFが“０”状態の場合トラ
ンジスタＱ１はオンとなり、トランジスタＱ２は
オフとなり、フリツプフロツプFFが“１”状態
の場合にはこの逆の状態となる。メモリ回路の動
作を説明するに当りトランジスタＱ１およびＱ２
のオン／オフ状態を信号Ｑおよび／またはの状
態だけにつき次に説明する。
第３ａ図は、読出期間“RD”が組合わされた
セツト期間“Ｓ”および書込期間“WR”と全然
重なり合わない状態の６つの例を示し、第１の状
態が開始される時間t1以前には第２ａ図の回路
は、その中間に書込動作を伴わない２つの順次の
読出動作の直後に通常存在する典型的な“零点”
状態にある。この零点状態ではフリツプフロツプ
FFは“０”状態にある。従つて信号Ｑは“０”
であり、これがトランジスタＱ８に供給されこの
トランジスタをターンオフする。ノードＮ３およ
びＮ４は“０”において放電した状態にあり、ト
ランジスタＱ６およびＱ１１をそれぞれターンオ
フする。クロツク信号φ1は低レベルにあるから
トランジスタＱ５，Ｑ９（設けられている場合）
およびＱ１４はターンオフされる一方、クロツク
信号1は高レベルにあるからトランジスタＱ７
はターンオンされる。クロツク信号2および
φ2′は低レベルであるからトランジスタＱ１２，
Ｑ２０，Ｑ２４はターンオフされる一方、クロツ
ク信号φ2は高レベルであるからトランジスタＱ
１０およびＱ１５はターンオンされる。従つて、
ラツチ回路１６はフオール・スルー・モードにあ
り、信号Ｒは“０”における信号Ｑの電流値に追
随する。メモリ回路は出力Ｏの中間状態（点線で
示す）によつて示したようにデータバス１８から
遮断されている。セツト入力Ｓは“０”である。
零点状態に後続する第１状態は基本書込動作が
零点状態から始ることを示している。時間t1にセ
ツト入力Ｓは“１”になる。トランジスタＱ７は
オンであるからノードＮ３は充電されて“１”と
なり、トランジスタＱ６およびＱ１３がターンオ
ンする。トランジスタＱ５は依然オフであるか
ら、この時点ではフリツプフロツプFFに変化は
起らない。時間t2に書込期間が開始され、クロツ
ク信号φ1の低レベルから高レベルへの遷移によ
りトランジスタＱ５，Ｑ９（設けられている場
合）およびQQ１４はターンオンされる一方、ク
ロツク信号1の高レベルから低レベルへの遷移
によりトランジスタＱ７がターンオフされ、一時
的にノードＮ３に“１”を捕捉（電荷形成）す
る。トランジスタＱ６はオンでありかつトランジ
スタＱ１１はオフであるのでノードＮ１は電源
VSSに結合されないから、ノードＮ２が電源VSSの
値“０”に引下げられ、これによりフリツプフロ
ツプFFの状態を変化させ、信号Ｑとして“１”
を送出させる。この“１”がトランジスタＱ８に
帰還されてこのトランジスタをターンオンし、ト
ランジスタＱ８およびＱ９（設けられた場合）を
介してノードＮ３を電源VSSの値“０”に放電さ
せる通路を形成し、クロツク信号φ1が高レベル
にある間にセツトトリガ回路がフリツプフロツプ
FFが更にセツトするのを禁止する。信号Ｒは値
“１”の信号Ｑに追随する。しかしノードＮ４は、
トランジスタＱ１２がオフであるから“０”に留
る。時間t3に信号Ｓは“０”に戻る。時間t4に書
込期間が終了し、クロツクφ1の高レベルから低
レベルへの遷移によりトランジスタＱ５，Ｑ９
（設けられた場合）およびＱ１４がターンオフす
る一方、クロツク信号1の低レベルから高レベ
ルへの遷移によりトランジスタＱ７がターンオン
する。
時間t5に開始される第２状態は、メモリ回路に
おいてトランジスタＱ９を使用した場合における
動作の基本的な相違を示す。またこの第２状態
は、フリツプフロツプFFが既に状態“１”にあ
る場合に書込動作がフリツプフロツプFFの影響
を及ぼすのを制御回路CCが防止する態様をも示
す。特に設けられたトランジスタＱ９がオフにな
るとノードＮ３のレベルは“１”に上昇し、トラ
ンジスタＱ６をターンオンする。トランジスタＱ
９を設けない場合にはノードＮ３はトランジスタ
Ｑ８を介し放電を継続して“０”となる。時間t6
に書込期間が開始され、クロツク信号φ1の高レ
ベルへの遷移によりトランジスタＱ５およびＱ１
４がターンオンし、クロツク信号1の低レベル
への遷移によりトランジスタＱ７がターンオフす
る。トランジスタＱ９を設けた場合このトランジ
スタもターンオンし、ノードＮ３に対し電源VSS
に至る通路を再度確立し、ノードＮ３を放電させ
て“０”にする。これによりトランジスタＱ６が
再びターンオフして、既に状態“１”のフリツプ
フロツプFFに対しセツトトリガ回路が“１”を
供給しようとするのを防止するようにする。トラ
ンジスタＱ９が存在しない場合には、ノードＮ３
は放電した状態に留るのでトランジスタＱ６をオ
フ状態に維持し、これにより同じくセツトトリガ
回路がフリツプフロツプFFに影響を及ぼすのを
防止する。トランジスタＱ６がオフ状態に維持さ
れてもまたは時間T6の直前にターンオフされて
も、古い“１”の上に新たな“１”が書込まれ
る。要するに、トランジスタＱ９の有無は禁止回
路の動作に影響を及ぼさない。時間t7に信号Ｓは
“０”に戻る。書込期間は時間t8に終了し、クロ
ツク信号φ1の低レベルへの遷移によりトランジ
スタＱ５，Ｑ９（設けられた場合）およびＱ１４
がターンオフし、クロツク信号1の高レベルへ
の遷移によりトランジスタＱ７がターンオンす
る。
トランジスタＱ９はメモリ回路全体の動作には
影響を及ぼさないから、第３状態以降については
トランジスタＱ９には言及しないことにする。し
かし、トランジスタＱ９の使用によつて起るノー
ドＮ３における電圧変化について第３状態以降に
ついても第３ａ図に示してある。
時間t9で始る第３状態は基本的な“１”読出動
作を示している。時間t9においてクロツク信号2
の低レベルから高レベルへの遷移によりトランジ
スタＱ２０がターンオンし、クロツク信号φ2の
高レベルから低レベルへの遷移によりトランジス
タＱ１０およびＱ１５がターンオフする。これら
の遷移によりラツチ回路１６は信号Ｒを“１”に
ラツチする。読出動作はクロツク信号2より若
干遅延されたクロツク信号2′において開始さ
れ、このクロツク信号2′の低レベルから高レベ
ルへの遷移によりトランジスタＱ１２およびＱ２
４がターンオンする。その場合バツフアゲート２
０は値“１”の出力Ｏを送出する。トランジスタ
Ｑ１３およびＱ１４はオフであるから、ノードＮ
４は“１”に変化し、これによりトランジスタＱ
１１がターンオンする。時間t10において、クロ
ツク信号2の高レベルから低レベルへの遷移に
よりトランジスタＱ２０がターンオフし、クロツ
ク信号φ2の低レベルから高レベルへの遷移によ
りトランジスタＱ１０およびＱ１５がターンオン
する。トランジスタＱ１１はオンであり、かつノ
ードＮ２はトランジスタＱ６がオフのためトラン
ジスタＱ６を介して電源VSSに結合されないから、
ノードＮ１はトランジスタＱ１０およびＱ１１を
介し電源VSSの値に引下げられ、フリツプフロツ
プFFがリセツトされて、信号Ｑは“０”に低下
する。またクロツク信号2およびφ2における遷
移によりラツチ回路１６もフオール・スルー・モ
ードに復帰し、信号Ｒが信号Ｑに追随して“０”
になる。その僅か後にクロツク信号2′の高レベ
ルから低レベルへの遷移によりトランジスタＱ１
２およびＱ２４がターンオフして読出期間が終了
し、出力Ｏは中間状態に復帰する。
時間t11に始る第４状態は、ノードＮ４を放電
させて書込動作に当りリセツトトリガ回路の動作
を禁止しかつフリツプフロツプFFをセツトする
態様を示す。時間t11に信号Ｓは“１”に上昇し、
ノードＮ３が充電され、これによりトランジスタ
Ｑ６およびＱ１３がターンオンする。書込動作は
時間t12に開始され、クロツク信号φ1の高レベル
への遷移によりトランジスタＱ５およびＱ１４が
ターンオンし、クロツク信号1の低レベルへの
遷移によりトランジスタＱ７がターンオフする。
これにより、ノードＮ４がトランジスタＱ１３お
よびＱ１４を介し放電して“０”になりトランジ
スタＱ１１をターンオフするので、リセツト禁止
回路はリセツトトリガ回路の動作を禁止する。ト
ランジスタＱ１１がオフでありかつトランジスタ
Ｑ６がオンの場合、ノードＮ２はトランジスタＱ
５およびＱ６を介して“０”に引下げられ、フリ
ツプフロツプFFがセツトされ、信号Ｑが“１”
になる。その場合トランジスタＱ８がターンオン
してノードＮ３を放電させ、セツトトリガ回路の
動作を禁止する。信号Ｒは値“１”の信号Ｑに追
随する。時間t13に入力Ｓは“０”に復帰する。
書込期間は時間t14に終了し、クロツク信号φ1の
低レベルへの遷移によりトランジスタＱ５および
Ｑ１５がターンオフし、クロツク信号1の高レ
ベルへの遷移によりトランジスタＱ７がターンオ
ンする。
第５状態は前記第３状態の“１”読出動作の繰
返しである“１”読出動作であり、信号Ｑを
“０”に戻して、第６状態の“０”読出動作に必
要な初期状態を確立するものである。第５状態で
は、時間t9およびt10につき前述したのと同一動作
が時間t15およびt16に起る。
第６状態は時間t17に開始され、クロツク信号
φ2の高レベルへの遷移により信号Ｒは“０”に
ラツチされる。クロツク信号φ2の若干後に生ず
るクロツク信号2′の高レベルへの遷移により読
出期間“RD”が開始され、トランジスタＱ１２
およびＱ２４がターンオンし、出力Ｏは“０”と
なる。トランジスタＱ１３がオフでありかつ信号
Ｒが“０”であるから、ノードＮ４がトランジス
タＱ１２を介し放電してライン１２上の値“０”
となる。これによりトランジスタＱ１１がターン
オフし、フリツプフロツプFFは既に状態“０”
になつているから、リセツトトリガ回路がフリツ
プフロツプFFに“０”を供給しようとするのが
防止される。時間t18にはクロツク2の低レベル
への遷移によりラツチ回路１６をフオール・スル
ー・モードへ復帰させる。このようにしてメモリ
回路は零点状態に復帰する。
第３ｂ図は読出期間RDが組合されたセツト期
間Ｓおよび書込期間WRと重なり合う状態の６つ
の例（第７〜第12状態と称する）を示す。第７状
態が開始される時間t21の直前には、第２ａ図の
メモリ回路は、ノードＮ４が“１”でありトラン
ジスタＱ１１がターンオンされることを除き、零
点状態にある。
第７状態は、“０”読出動作が書込動作の開始
前に完了するが、セツト期間と重なり合う場合を
示す。時間t21にはクロツク信号2の高レベルへ
の遷移により信号Ｒが“０”にラツチされる。ク
ロツク信号2′の高レベルへの遷移により読出期
間が開始されると、ノードＮ４がトランジスタＱ
１２を介し放電してライン１２上の値“０”とな
り、トランジスタＱ１１がターンオフする。出力
Ｏは“０”である。時間t22に入力Ｓが“１”に
上昇してノードＮ３を充電し、トランジスタＱ６
をターンオンする。時間t23にクロツク信号2の
低レベルへの遷移によりラツチ回路１６はフオー
ル・スルー・モードになる。次いでクロツク信号
φ2′の低レベルへの遷移により読出期間が終了す
る。時間t24に書込期間が開始され、トランジス
タＱ１１がオフであるから、クロツク信号φ1の
高レベルへの遷移によりフリツプフロツプFFは
“１”にセツトされ、トランジスタＱ８がターン
オンしてノードＮ３を放電させ、これによりトラ
ンジスタＱ６をターンオフしてセツトトリガ回路
の動作を禁止する。信号Ｒは信号Ｑに追随して
“１”になるが、トランジスタＱ１２がオフであ
るからノードＮ４を充電しない。時間t25には信
号Ｓは“０”に復帰する。時間t26にクロツク信
号φ1が低レベルとなり、書込期間が終了する。
要するに、古い“０”がフリツプフロツプFFか
ら読出され、新たな“１”が書込まれ、かつ後の
読出動作のために蓄積される。
時間t27に始る第８状態は、“１”読出動作が書
込動作の開始前には完了しているが、セツト期間
は進行中である場合を示す。時間t27に、クロツ
ク信号2の高レベルへの遷移により信号Ｒが
“１”にラツチされる。次いでクロツク信号2′
が高レベルに遷移して読出期間が開始された場
合、信号Ｒにより充電されてノードＮ４が“１”
となり、これによりトランジスタＱ１１がターン
オンする。出力Ｏは“１”になる。時間t28に入
力Ｓは“１”に上昇するが、ノードＮ３はオン状
態のトランジスタＱ８を介し連続的に放電して
“０”となる。
時間t29にクロツク信号2の低レベルへの遷移
によりラツチ回路１６はフオール・スルー・モー
ドになる。トランジスタＱ１１がオンでトランジ
スタＱ６がオフであるから、リセツトトリガ回路
によりフリツプフロツプFFは“０”にリセツト
される。これによりトランジスタＱ８がターンオ
フされ、これにより、トランジスタＱ７はオンで
あるからノードＮ３が充電されて“１”となる。
トランジスタＱ６およびＱ１３はターンオンす
る。信号Ｒは信号Ｑに追随して“０”となる。次
いでクロツク信号2′が低レベルへ遷移して読出
期間を終了し、ノードＮ４が放電してライン１２
上の値“０”になるのを阻止する。時間t30に書
込期間が開始され、クロツク信号φ1が高レベル
へ遷移し、トランジスタＱ１４がターンオンす
る。トランジスタＱ１３はオンであるから、ノー
ドＮ４はトランジスタＱ１３およびＱ１４を介し
放電してリセツトトリガ回路の動作を禁止する。
これによりセツトトリガ回路がフリツプフロツプ
FFを“１”にセツトし、これによりトランジス
タＱ８をターンオンしかつノードＮ３を放電させ
てトランジスタＱ６をターンオフし、かつセツト
トリガ回路がトランジスタＱ１３をもターンオフ
するのを禁止する。時間t31に信号Ｓは“０”に
戻る。時間t32にクロツク信号φ1が低レベルに遷
移し、書込期間が終了する。要するに、古い
“１”がフリツプフロツプFFから読出され、然る
後フリツプフロツプFFが“０”にリセツトされ、
新たな“１”がフリツプフロツプFFに書込まれ、
後の読出動作のために蓄積される。
時間t33に始る第９状態は、書込動作が開始さ
れたときフリツプフロツプFFの信号Ｑは“１”
にあり、書込動作の後に読出動作が開始される場
合を示す。時間t33に入力Ｓが“１”に上昇する。
トランジスタＱ８はオンであるから、ノードＮ３
は放電された状態に維持される。時間t34にクロ
ツク信号φ1が高レベルへ遷移するので書込動作
が開始される。トランジスタＱ６はオフであるか
ら、フリツプフロツプFFは状態“１”に留る。
時間t35にクロツク信号2が高レベルへ遷移し、
信号Ｒは“１”にラツチされる。その僅か後にク
ロツク信号2′が高レベルへ遷移したとき読出動
作が開始され、出力Ｏは“１”となる。これによ
りノードＮ４が充電され、トランジスタＱ１１が
ターンオンする。時間t36に入力Ｓは“０”に復
帰する。時間t37にクロツク信号2は低レベルに
なり、フリツプフロツプFFは“０”にリセツト
され、ラツチ回路１６がフオール・スルー・モー
ドに復帰して信号Ｒを信号Ｑの値“０”に追随さ
せる。クロツク信号2′が低レベルになつたとき
僅かに遅れて読出期間が終了する。書込期間はク
ロツク信号φ1が低レベルになつたときに終了す
る。従つてこの第９状態では、古い“１”の上に
新たな“１”が書込まれ、次いでこれが読出さ
れ、然る後フリツプフロツプFFが“０”にリセ
ツトされる。
時間t39に始る第10状態は、書込動作が開始さ
れたときフリツプフロツプFFの信号Ｑは“１”
にあり、書込動作の開始後に読出動作が開始され
る場合を示す。時間t39に入力Ｓが“１”になり、
ノードＮ３を充電せしめ、トランジスタＱ６をタ
ーンオンする。時間t40にクロツク信号φ1が高レ
ベルとなり、書込動作が開始される。その場合フ
リツプフロツプFFは“１”にセツトされ、これ
によりトランジスタＱ８がターンオンしてノード
Ｎ３を放電させ、セツトトリガ回路の動作を禁止
する。信号Ｒは信号Ｑに追随して“１”となる。
時間t41にクロツク信号2が高レベルに遷移して
信号Ｒを“１”にラツチする。クロツク信号2
に若干遅れてクロツク信号2′が高レベルになつ
たとき読出動作が開始され、出力Ｏは“１”にな
る。時間t42に信号Ｓは“０”に戻る。時間t43に
クロツク信号2は低レベルになり、フリツプフ
ロツプFFはリセツトされて“０”になる。ラツ
チ回路１６はフオール・スルー・モードに復帰す
るので信号Ｒは信号Ｑに追随して“０”になる。
クロツク信号2′の低レベルへの遷移の若干後に
読出期間が終了する。従つて第10状態では古い
“１”の上に新たな“１”が書込まれ、次いでこ
れが読出され、然る後フリツプフロツプFFはリ
セツトされて“０”になる。
時間t45で始る第11状態は、セツト期間Ｓの進
行中であつて書込動作WRの開始前に読出動作
RDが開始される場合を示す。時間t45に入力Ｓが
“１”に上昇してノードＮ３を充電せしめ、トラ
ンジスタＱ６をターンオンする。時間t46にクロ
ツク信号2が高レベルになり、信号Ｒを“０”
にラツチする。クロツク信号2′が高レベルにな
つた僅か後に読出期間が開始され、出力Ｏは
“０”になり、ノードＮ４は放電してライン１２
上の値“０”になり、トランジスタＱ１１はター
ンオフする。時間t47にクロツク信号φ1が高レベ
ルになり、書込動作が開始され、フリツプフロツ
プFFは“１”にセツトされ、これによりトラン
ジスタＱ８をターンオンしてノードＮ３を放電さ
せ、トランジスタＱ６をターンオフしてセツトト
リガ回路の動作を禁止する。時間t48に信号Ｓは
“０”に戻る。時間t49にクロツク信号2が低レベ
ルになり、ラツチ回路１６をフオール・スルー・
モードに復帰させ、信号Ｒを信号Ｑの“１”に追
随させ、クロツク信号2′が低レベルに遷移して
ノードＮ４を放電した状態に維持するとき、この
レベル遷移の若干後に読出期間が終了する。時間
t50にクロツク信号φ1が低レベルになり、書込期
間が終了する。要するにこの第11状態では古い
“０”が読出され、然る後新たな“１”が書込ま
れ、後続の読出動作のために蓄積される。
時間t51に始る第12（最後の）状態は、セツト期
間Ｓの進行中であつて書込動作の開始以前に
“１”読出動作が開始される場合を示す。時間t51
に入力Ｓが“１”に上昇する。トランジスタＱ８
がオンでセツトトリガ回路の動作は禁止されるか
ら、ノードＮ３は放電した状態に維持されてトラ
ンジスタＱ６およびＱ１３をオフ状態に維持す
る。時間t52にクロツク信号2が高レベルになり
信号Ｒを“１”にラツチする。クロツク信号
φ2′が高レベルになつたとき読出動作が開始さ
れ、出力Ｏが“１”となる一方、ノードＮ４は充
電されて“１”となり、トランジスタＱ１３がオ
フであるからトランジスタＱ１１はターンオンす
る。時間t53にクロツク信号φ1が高レベルになり、
書込動作が開始されるが、これは、トランジスタ
Ｑ６がオフであるからフリツプフロツプFFに対
し何等影響を及ぼさない。時間t54に入力Ｓが
“０”に戻る。時間t55にクロツク信号2が低レベ
ルになり、フリツプフロツプFFをリセツトし、
ラツチ回路１６はフオール・スルー・モードに戻
り、信号Ｒは信号Ｓに追随して“０”になる。時
間t56にクロツク信号φ1が低レベルになり書込動
作が終了する。要するに第12状態では古い“１”
が読出され、然る後フリツプフロツプFFがリセ
ツトされて“０”になり、新たな“１”は喪失す
る。この状態は、メモリ回路の作動に当りクロツ
ク信号φ1およびφ2（または2）のこの特殊な系列
は通常回避されるという意味で容認される。
第４図はフリツプフロツプ回路１０の他の実施
例を含むメモリ回路を示す。第４図において各電
界効果トランジスタはＮチヤンネル・デバイスで
ある。また第４図においても第２ａ図と同じく文
字ＥおよびＤはこれを付したトランジスタがエン
ハンスメント形またはデイプリーシヨン形である
ことを示す。また第４図のフリツプフロツプ回路
１０においてクロツク信号1および2は第２ａ
図の回路につき第２ｂおよび２ｃ図によつて説明
したのと同一態様でクロツク信号φ1およびφ2か
ら発生させる。
第４図においてフリツプフロツプFFは第２ａ
図におけると同一態様で接続した電界効果トラン
ジスタＱ１，Ｑ２，Ｑ３，Ｑ４で構成する。制御
回路CCにおいてセツトトリガ回路は前述の如く
接続した電界効果トランジスタＱ５，Ｑ６，Ｑ７
で構成する。リセツトトリガ回路は、前述の如く
電界効果トランジスタＱ１０，Ｑ１１，Ｑ１２で
構成するが、トランジスタＱ１２はクロツク信号
φ2′ではなく2によつて制御するが、代案として
トランジスタＱ１２をクロツク信号2′を使用し
て制御することもできる。禁止回路は前述の如く
接続した電界効果トランジスタＱ８およびＱ９か
ら成るセツト禁止回路と、前述の如く接続するが
異なる信号によつて制御される電界効果トランジ
スタＱ１３およびＱ１４から成る別個のリセツト
禁止回路とで構成する。信号ＱはノードＮ２を介
しトランジスタＱ１３のゲートに供給してこのト
ランジスタの動作を制御する。トランジスタＱ１
４はクロツク信号φ2で制御する。電界効果トラ
ンジスタＱ９およびＱ１４を設けるかどうかは随
意である。
第４図のメモリ回路の動作は第２ａ図のメモリ
回路と大部分が同一の態様で作動する。両メモリ
回路の主な相違は、第４図のメモリ回路では禁止
回路がフリツプフロツプFFを“０”にした直後
にリセツトトリガ回路の動作禁止を開始するのに
対し、第２ａ図のメモリ回路では次の書込期間の
始端にリセツトトリガ回路の動作禁止を開始する
ことである。
以上本発明を図示の実施例につき詳細に説明し
たが、本発明はかかる実施例に限定されず、本発
明の範囲内で種々の変形が可能であること勿論で
ある。例えば、電界効果トランジスタは上述した
ものとは反対極性形式のものまたはバイポーラト
ランジスタを使用して同一結果を得ることができ
る。
【図面の簡単な説明】
第１図は本発明メモリ回路を関連するバツフア
ゲートおよびデータバスと共に示すブロツク図、
第２ａ図は本発明メモリ回路の実施例を示す回路
図、第２ｂおよび２ｃ図は第２ａ図において使用
するクロツク信号を発生する回路のブロツク図、
第３図は第２ａ図の作動説明図、第４図は本発明
メモリ回路の他の実施例の回路図である。 １０…フリツプフロツプ回路、FF…フリツプ
フロツプ、CC…エツジ・トリガ形制御回路、１
６…ラツチ回路、１８…データバス、２０…バツ
フアゲート、τ…反転遅延回路。

Claims (1)

  1. 【特許請求の範囲】 １ フリツプフロツプを含むメモリ回路であつ
    て、一方の第１遷移が第１低レベルから第１高レ
    ベルへの遷移でありかつ他方の第１遷移が第１高
    レベルから第１低レベルへの遷移である１対の第
    １遷移を反復する第１クロツク信号と、一方の第
    ２遷移が第２低レベルから第２高レベルへの遷移
    でありかつ他方の第２遷移が第２高レベルから第
    ２低レベルへの遷移である１対の第２遷移を反復
    する第２クロツク信号とによつて制御され、メモ
    リ回路がエツジ・トリガー形制御手段を備え、エ
    ツジ・トリガー形制御手段は、この制御手段に供
    給された論理セツト信号が第１論理状態に対応す
    る第１論理値である場合第１クロツク信号の１対
    の第１遷移のうちの選択された第１遷移の発生に
    応動してフリツプフロツプを第１論理状態にセツ
    トし、かつエツジ・トリガー形制御手段に供給さ
    れた論理リセツト信号が第１論理値がある場合第
    ２クロツク信号の１対の第２遷移のうちの選択さ
    れた第２遷移の発生に応動してフリツプフロツプ
    を第１論理状態と反対の第２論理状態にリセツト
    するメモリ回路において、 実際上第２クロツク信号が前記選択された第２
    遷移の直後に生ずる特定の第２レベルにある際の
    フリツプフロツプの論理状態に対応し、かつ実際
    上第２クロツク信号が前記特定の第２レベルとは
    反対の第２レベルにある際に第２クロツク信号が
    前記選択された第２遷移とは反対の第２遷移を行
    う直前に存在するフリツプフロツプの論理状態に
    対応する論理リセツト信号を発生するラツチ手段
    を備えたことを特徴とするメモリ回路。 ２ 前記選択された第１遷移がこの選択された第
    １遷移とは反対の次の第１遷移まで延在する書込
    期間の始端であり、かつ前記反対の第２遷移が実
    際上次の選択された第２遷移まで延在する読出期
    間の実際上始端である特許請求の範囲第１項記載
    のメモリ回路において、第１読出期間に次いで第
    ２読出期間が生じかつ第１および第２読出期間が
    第２読出期間以前に完了する第１書込期間だけを
    介して分離され、第１書込期間の開始時に論理セ
    ツト信号が第１論理値である場合、フリツプフロ
    ツプを第１論理状態にセツトし、これを、第１読
    出期間が第１書込期間以前に完了した場合第２読
    出期間にわたり蓄積するメモリ回路。 ３ 特許請求の範囲第２項記載のメモリ回路にお
    いて、たとえ論理セツト信号が第１読出期間の少
    なくとも一部に際して第１論理値となつても、第
    １論理状態が第２読出期間にわたり蓄積されるメ
    モリ回路。 ４ 特許請求の範囲第１項記載のメモリ回路にお
    いて、エツジ・トリガー形制御手段が フリツプフロツプを第１論理状態にセツトする
    セツトトリガ回路と、 フリツプフロツプを第２論理状態にリセツトす
    るリセツトトリガ回路と、 第１クロツク信号が、セツトトリガ回路をして
    フリツプフロツプを第１論理状態にセツトせしめ
    る各選択された第１遷移の直後に生ずる特定の第
    １レベルにある際セツトトリガ回路の動作を選択
    的に禁止し、かつ第２クロツク信号が、リセツト
    トリガ回路をしてフリツプフロツプを第２論理状
    態にリセツトせしめる各選択された第２遷移の直
    後に生ずる特定の第２レベルにある際リセツトト
    リガ回路の動作を選択的に禁止する禁止手段と を備えるメモリ回路。 ５ 特許請求の範囲第４項記載のメモリ回路にお
    いて、セツトトリガ回路がフリツプフロツプを第
    １論理状態にセツトした後禁止手段が、第１クロ
    ツク信号がフリツプフロツプの第１論理状態への
    セツト動作に後続する特定の第１レベルにある全
    期間にわたりセツトトリガ回路の動作を禁止する
    メモリ回路。 ６ 特許請求の範囲第５項記載のメモリ回路にお
    いて、禁止手段は、セツト信号が選択された第１
    遷移の直前の論理値である場合第１クロツク信号
    が特定の第１レベルである間だけリセツトトリガ
    回路の動作を禁止するメモリ回路。 ７ フリツプフロツプの論理状態を示す第１フリ
    ツプフロツプ論理信号を導出する第１ノード、お
    よび第１フリツプフロツプ論理信号の補数である
    第２フリツプフロツプ論理信号を導出する第２ノ
    ードを介してフリツプフロツプを制御する特許請
    求の範囲第４項記載のメモリ回路において、 第１電界効果トランジスタを備え、そのソース
    を実際上定電圧源に結合し、そのゲート電極を第
    １ノードに結合し、そのドレインをセツトトリガ
    回路に結合し、 第２電界効果トランジスタを備え、そのソース
    を実際上定電圧源に結合し、そのゲート電極を第
    １電界効果トランジスタのドレインに結合し、そ
    のドレインをリセツトトリガ回路に結合するメモ
    リ回路。 ８ 特許請求の範囲第７項記載のメモリ回路にお
    いて、禁止手段が第３電界効果トランジスタを備
    え、そのソースおよびドレインを実際上定電圧源
    および第２電界効果トランジスタのソースの間に
    結合し、そのゲート電極が第１クロツク信号に応
    動するメモリ回路。
JP58064634A 1982-04-14 1983-04-14 メモリ回路 Granted JPS58209219A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/368,182 US4459683A (en) 1982-04-14 1982-04-14 Read resettable memory circuit
US368182 1982-04-14

Publications (2)

Publication Number Publication Date
JPS58209219A JPS58209219A (ja) 1983-12-06
JPH0263275B2 true JPH0263275B2 (ja) 1990-12-27

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ID=23450181

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Application Number Title Priority Date Filing Date
JP58064634A Granted JPS58209219A (ja) 1982-04-14 1983-04-14 メモリ回路

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US (1) US4459683A (ja)
EP (1) EP0091721B1 (ja)
JP (1) JPS58209219A (ja)
DE (1) DE3381875D1 (ja)

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JPS58209219A (ja) 1983-12-06
EP0091721A2 (en) 1983-10-19
EP0091721A3 (en) 1987-08-19
EP0091721B1 (en) 1990-09-12
US4459683A (en) 1984-07-10
DE3381875D1 (de) 1990-10-18

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