JPS58209219A - メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、フリップフロップを含むメモリ回路であって
、一方の第１遷移が第１低レベルから第１高レベルへの
遷移でありかつ他方の第１遷移が第１高レベルから第１
低レベルへの遷移であ゛る１対の第１遷移を反復する第
１り四ツク信号と、一方の第２Ｍ移が第２低レベルから
第２高レベルへの遷移でありかつ他方の第２遷移が第２
高レベルから第２低レベルへの信移である１対の第２遷
移を反復する第２クロツク信号とによって制御され、メ
モリ回路がエツジ・トリガー形制御手段を備え、エツジ
・トリガー形制御手段は、この腕節手段に供給された論
理セット信号が第１胴理状態に対応する第１−埋植であ
る場合第１クロツク信号の１対の第１遷移のうちの選択
された第１遷移の発生に応動してフリップフロップを第
１論理状態にセットし、かつエツジ・ト１ツガー形制御
手段に供給された論理リセット信号が第１論理値である
場合第２クロツク信号の１対の第２Ｍ桜のうちの選択さ
れた第２遭移の発生に応動してフリップ７０ツブを第１
論理状態と反対の第２論理状態にリセットするメモリ回
路に関する。

Ｅ、Ｌａｉの米国特許４，２２４，５８８号には、それ
ぞれが異なるクロック信号に応動する複数の同一構造ト
リガ回路によってその論理状態を制御２ｈるフリップフ
ロップを含むエツジ・トリガー形金属酸化物半導体（Ｍ
ＯＳ　）を界効果トランジスタ（ＦＥＴ　）メモリ回路
が開示されている。これにおいては任意の一つの特定ト
リガ回路に過当なセット入力信号が供給され、かつこの
特定トリガ回路のクロック信号が低レベルから高レベル
へ遷移したとさ、この特定トリガ回路によりフリップフ
ロップは典型的には論理値”　１　”　（以下単にＩ　
ＩＩで示す）である第１論理状態に゛°七ット°′され
る。

ここでフリップフロップに対する用語°°セッ）　ｕと
は、フリップフロップが最初第１論理状態にない場合に
７リツプフロツプを第１論理状態へ変化させることおよ
び、フリップフロップカ既に第１論理状態にある場合に
はこの状態に維持されることを意味する。同様に、特定
トリガ回路に適当なリセット入力信号が供給され、かつ
そのり四ツク信号が低レベルから高レベルへ遷移したと
き、このトリガ回路によりフリップ７０ツブは典型的に
は論理値”　ｏ　”　（以下単に°゛０″で示す）であ
る第２論理状態に゛リセット″される。ここで７リツプ
フロツプに対する用語パリセット″とは、フリップフロ
ップが最初第２論理状態にない場合に７リツプフロツプ
を第２論理状態へ変化させること、およびフリップフロ
ップが既に第２論理状態にある場合にはこの状態に維持
されることを意味する。

この従来のメモリ回路では７リツプフ四ツブの真値およ
び補数論理出力信号を、特定トリガ回路に接続したトリ
ガ禁止回路に帰還し、これによりフリップフロップをセ
ットまたはリセットした後は、特定トリガ回路のクロッ
ク信号が依然高レベルである間、上記論理出力信号によ
り禁止回路が７リツプフロツプを更にセットまたはリセ
ットするのを禁止するようにする。特定トリガ回路のク
ロック信号が低レベルの場合セットおよびリセット信号
はフリップフロップに１響を及ぼさないから、そのクロ
ック信号における他の低レベルから高レベルへｔｒ）　
Ｈｙが起るまでフリップフロップを更にセットまたはリ
セットするのが効果的に禁止される。これによりメモリ
回路を中間の期間中に他の一つのトリガ回路によって制
御できるようになる。この動作技術は一層進歩した用途
に特に好適である。

本発明の目的は、フリップフロップを含むメモリ回路で
あって、７リツプフロツプが入力信号によってセットさ
れ、かつ前記セット入力信号の、後に最初に起る適当な
りロック信号遷移によってりセットきれるメモリ回路を
提供するにある。

本発明のメモリ回路は、実際上第２クロツク信号が前記
選択された第２淘移の直後に生ずる特定の第２レベルに
ある際の７リツプフロツプの論理状態に対応し、かつ実
際上第２クロツク信号が前記特定の第２レベルとは反対
の第２レベルにある際に第２クロツク信号が前記選択さ
れた第２追朴とは反対の第２遷移を行う直前に存在する
フリップフロップの論理状態に対応する論理リセット信
号を発生するラッチ手段を備えたことを特徴とする。

第１クロツク信号の１対の一層のうちの選択された遷移
の発生に応動してエツジ・トリガー形制御回路は、この
制御回路に供給された外部論理セット信号が第１＠理状
態に対応する第１論理値である場合フリップフロップを
１″の如き第１論理状態にセットする。第２クロツク信
号の１対の遷移のうちの選択された遷移の発生に応動し
てエツジ・トリガー形制御回路は、この制御回路に供給
された帰還論理りセット信号が第１論理値である場合フ
リップフロップを第１−理状態と逆のＩＩ　ＯＩＩの如
き第２−理状態にリセットする。実際上第２クロック信
号がその耐折された上層の直後に生する特定レベルにあ
る間に、ランチ回路は、第２クロツク信号がその選択さ
れた遷移と反対のた移を行う直前に存在したフリップフ
ロップの論理状態に対応する論理価のりセット信号を送
出する。

かがる態様で本発明のメモリ回路は°１″の書込が第１
クロツク信号によって制御される非同期読出リセット可
能デバイスとして作動する。質問または読出動作は第２
クロツク信号によって制御し、かつこの動作は、リセッ
ト信号が第２クロツク信号における前記反対の遷移の直
前に存在するフリップフロップの論理状態に対応する論
理値にラッチされたときに行われる。読出動作が完了し
た後制御回路は、フリップフロップから０″または°゛
１′′が読出されたかどうかということとは無関係にフ
リップフロップを自動的に°°０″にリセットする。１
対の読出期間が°゛１゛′を書込むための期間だけによ
って分離される場合には、フリップフロップは常に°“
１′１にセットされ、この９１１１１えセット信号が°
′ｌ′″である期間が早期の読出期間と部分的にまたは
完全に重なり合っても　＋＋　Ｉ　＋＋は後の読出期間
のために蓄積される。

制御回路はセットトリガ回路、リセットトリガ回路およ
びトリガ禁止回路を備えるのが好適である。第１クロツ
ク信号が、セットトリガ回路が７リツプフロツブを第１
論理状態にセットする各選択された遷移の直前に生ずる
レベルにある間禁止回路はセットトリガ回路の動作を選
択的に禁止する。同様に、第２クロツク信号が、リセッ
トトリガ回路が７リツプフロツブを第２論理状態にリセ
ットする各選択された遷移の直後に生ずるレベルにある
間、敷止回路はリセットトリガ回路の動作を選択的に禁
止する。

以下、図面につき本発明の詳細な説明する。

なお図面におい−て同じ要素または類似の要素は同じ参
照記号で示しである。

第１図は第１クロツク信号φ□および第２クロツク信号
ψ２によって制御する非同期読出りセット可能メモ９回
路を示す。第１クロツク信号φ、はセット（または°°
１″′書込）クロック信号であり、低電圧レベルから高
電圧レベルへの遷移およびこの高電圧レベルから再び低
電圧レベルに戻る遷移から成る一対の遷移を繰返す。第
２クロツク信号φ２は続出クロック信号およびリセット
（または°゛０”にクリア）クロック信号の両用であり
、高覧圧レベルから低電圧レベルへの遷移およびこの低
電圧レベルから再び高電圧レベルに戻る遷移から成る一
対の遷移を繰返す。クロック信号φ□およびφ　の両方
に対し低電圧レベルは約０ボルトで　１１　Ｑ　Ｉ＋レ
ベルと呼ばれ、かつ高電圧レベルは約５ボルトで　＋＋
　Ｉ　Ｔ＋レベルと呼ばれる。

本例のメモリ回路はフリップ７０ツブＦＦおよびエツジ
・トリガ形制御回路ＣＧから成るフリップフロップ回路
１０を備え、エツジ・トリガ杉制御回路ＣＣは一個また
は複数個の信号ＳＳをフリップフロップＦＦに供給して
その論理状態を°゛０″または°゛ｌｌパる。外部から
セット論理入力信号Ｓを制御回路ＣＧのセット入力端子
に供給し、かつ帰遠嗣理入力信号Ｒ’＆ｌＪ＠回路ＣＣ
のリセット入力端子に供給する。信号ＲおよびＳと共に
クロック信号φ□およびφ２を制御回路ＣＣに供給する
。また制御回路ＣＧには一個または複数個の他の入力Ｏ
Ｉを供給して、クロック信号φ、およびφ２において遷
移が起る時間を変化させることもできる。信号ＳＳに応
動してフリップフロップＦＦはその論理状態に直接対応
する真価論理出力信号Ｑをライン１４上に送出し、かつ
信号Ｑおよび信号Ｑの補数である論理出力信号てを制御
回路ＣＣに供給する。

信号Ｓの信号Ｑに対する作用はクロック信号φ、によっ
て制御し、リセット信号Ｒの信号Ｑに対する作用はクロ
ック信号φ２によって制御する。信号Ｓが°゛１″であ
りかつクロック信号φ□が低レベルから扁レベルへ遷移
した場合、制御回路ＣＧによりフリップフロップＦＦが
状Ｌｂ　＋＋　１１’にセットされて（フリップフロッ
プＦＦの以前の状態とは無関係に）値ｔ＋、ｌＩ＋の信
号Ｑを送出する。クロツク信号φ、の低レベルから高レ
ベルへの遷移に当り書込期間が開始され、この書込期間
はクロック信号φ□が高レベルを持続した後高レベルか
ら低レベルへ着層するまで維持゛される。信号Ｓが０“
″である場合には、制御回路ＣＣはクロック信号φ、が
低レベルから高レベルへ遷移してもフリップフロップＦ
Ｆの状態を変化しない。同様に、クロック信号φ、が低
レベルにある場合には、信号Ｓによっては信号Ｑは変化
しない。フリップフシツブＦＦがリセットされた後は、
これに後続してクロック信号φ２が高レベルである期間
の少なくとも一部分に当り制御回路ＣＣはフリップフロ
ップＦＦを更に°′０”にリセットするのを禁止され、
特に、フリップフロップＦＦがリセットされた後には、
これに後続してクロック信号φ２が高レベルである期間
において、入力信号Ｓが１”になった場合クロック信号
φ、が低レベルから高レベルへめ密層後高レベルである
部分に当り制御回路ＣＣはフリップフロップＦＦを更に
°゛０”°にリセットするのを禁止されるようにすると
好適である。

フリップフロップＦＦの出力信号Ｑはフォールスル’−
（ｆａｌｌ　ｔ１’ｌｒｏｕｇｈ　）ラッチ回路１６の
入力端子に供給し、ラッチ回路１６はその非反転出力端
子からリセット信号Ｒを送出する。リセット信号Ｒに対
する信号Ｑの作用はラッチ回路１６に供給するクロック
信号φ２によって制御する。またランチ回路１６には他
の一個または複数個の入力０工を供給してクロック信号
φ２において遷移が起る時間を変化させることができる
。

リセット信号Ｒはフリップフロップ出力信号Ｑおよびク
ロック信号φ２の関数として次の如く変化する。実際上
、クロック信号φ２が高レベルに〜ある場合、フォール
・スルー・ラッチ回路１６はそのフォール・スルー・モ
ードになり、信号Ｑの論理値に等しい論理値従って７リ
ツプフロツプＦＦの論理状態に対応する論理値のリセッ
ト信号Ｒを送出する。即ち、クロック信号φ２が高しベ
ルノ場合リセット信号Ｒは、ラッチ回路１６における小
さい伝送遅れを除き、信号Ｑに追随する。

クロック信号φ２が低レベルの場合には、ラッチ回路１
６はラッチ・モードになり、クロック信号φ２に５ける
軟もγＩしい高レベルがら低（、、／（／ｌ／　”ｓの
色移の直前に存在した信号Ｑの醜理虻・従０″′にの時
間に存在したフリップフロラフＩ喝”１゛の論理状態に
対応する論理値のりセット信号Ｉｔｙ、ｈ［ｆｆｌする
。

メモリ回路は基本的にはフリップフＩ・′ツブ回路１０
およびラッチ回路１．６で構成し、Ｊｉら回路はパンツ
アゲ−）２０を介してデータム′−１８に結合し、バッ
フアゲ−）２０はリセッ１　（ｉ・号Ｒを供給きれ、か
つデータバス１８に接Ｍ１−たライゝ１２上にデータ出
力信号０を送出する０ｔｊｆｚ＜’７フアゲート２０に
は他の一個または検数（１／、ｌ　（ＩＪ　入力０工を
供給して、クロック信号φ２において遷移が起る時間を
変化させることができる。

パンファゲート２０はフリップフロ゛−／　Ｆ　Ｆ　（
Ｄ論理状態を読出すためメモリ回路に対１２・ア外ゞス
を制御する。クロック信号φ２が低レベル期間する場合
バッファゲート２０は、リセッＩ゛（Ｌｉ　’Ｆ　Ｒ（
ＩＪ論理値に等しい論理値を有するデータイ１−１）：
０を送出し、つまりクロック信号φ２が低レベルにある
場合バッファゲート２０は、ラッチ回路１６がラッチ・
モードにあるからクロック信号φ２の最も新しい高レベ
ルから低レベルへの倉移の直前に存在するフリップフロ
ップＦＦの助理状態に対応する論理値のデータ信号Ｏを
送出する。従って、クロック信号φ２における高レベル
から低レベルへの各遷移は、クロック信号φ２が低レベ
ルから高レベルへ遷移するまでの低レベル期間に持続さ
れる読出期間の始端をほぼ表わす。メモリ回路は、実際
上クロック信号の２が高レベルにある場合バス１８から
遮断される（または選択されない）。

第１図のメモリ回路は次の態様で作動する。外部信号源
（信号Ｓに対する）がらはフリップフロップＦＦに°°
１″だけ書込むことができる。これは、入力信号Ｓが°
゛１”′であるとき制御回路ｃｃがクロック信号φ□に
おける低レベルから高レベルヘノ遷移に応動してフリッ
プフロップＦＦを１“′にセットすることにより、書込
期間に際してだけ行われる。その場合クロック信号φ、
における次の低レベルから高レベルへの遷移まで、フリ
ップフロップＦＦが更にセットされるのが防止される。

クロック信号φ２における高レベルから低レベルへの邂
移によって開始される読出期間が書込期間の完了後に開
始される場合、信号Ｒは”　１”にラッチされ、読出期
間に当り出力Ｏからバス１８に“１　＋＋が供給され、
然る後制御回路ＣＧがクロック信号φ２における低レベ
ルから高レベルへの遷移に応動してフリップフロップＦ
Ｆをリセットする。これは、たとえ、書込期間以前に７
リツプフロツプＦＦが°゛０”を含んでいるかまたは“
１゛を含んでいるかとは無関係に書込期間に際し読出期
間が開始（および終了）しても起り、その理由は、制御
回路ＣＣが書込期間の始端にフリップフロップＦＦをセ
ットした後＠御回路ＣＧはクロック信号φ□の高レベル
期間にフリップフロップＦＦを更にセットするのを阻止
されるか゛らである。一つの続出期間に第２の読出期間
が後続した場合には、信号Ｒは°′０″にラッチされ、
この第２の続出期間に当り°′０”′の出力Ｏがバス１
８に供給される。その場合信号Ｒは°゛０″′であるか
ら第２の続出期間の後はクロック信号ψ２が高レベルの
期間もフリップ７０ツブＦＦのリセット動作（またはリ
セットしようとする動作ンは行われない。

°°０“″読出期間、即ちフリップフロップＦＦから０
″が読出される続出期間が進行中であり、かつ入力Ｓが
書込期間に対する準備のため°゛１′′である場合、フ
リップフロップＦＦの古い°゛０”は読出期間に当りバ
ス１８へ読出され、然る後新たな°°１”が書込期間に
当りフリップフロップＦＦに書込まれ、書込期間が最初
の読出期間後または最初の続出期間に当って開始された
かどうかとは無関係に、後続の読出期間のために蓄積さ
れる。書込期間が”Ｏ′″読出期間の終端以前に開始ぎ
れた場合には、信号Ｒは°゛０”であるから、新たな°
°１′′が蓄積される。

°°１′′読出期間、即ちフリップフロップＦＦから°
′１”が読出される読出期間が進行中であり、かつ書込
期間に対する準備のため入力信号Ｓが°′１”である場
合には、フリップフロップＦＦの古い°゛１°′が読出
期間に当りバス１８へ読出され、この続出期間の終端に
制御回路ＣＣが７リツプフロツプＦＦを°゛０”にリセ
ットし、新たな′°１”が７リツプフロツプＦＦに書込
まれ・書込期間以前に“ｌ゛′読出期間が完了する限り
、後続の読出期間のために蓄積（保存）される。°゛１
°′読出期間の終端以前に書込期間が開始された場、合
には、次の読出期間のために新たな°°１°”は蓄＠さ
れず、その理由は、信号Ｒは°“１°′であり、これに
より制御回路ＣＣはフリップフロップＦＦを°ＩＱ、ｌ
＋にりセットできる一方、フリシブフロップＦＦを更に
°′１”にセットするのが阻止されるからである。

この状態は、フリップフロップＦＦに供給される新たな
１”が読出される古い°゛１“′と同じであるから容認
される。

それぞれ関連するバッファゲート２０を有する本例のメ
モリ回路を複数個備えるメモリ回路群は通常はデータバ
ス１８Ｇこ沿って配列してマルチビット・データレジス
タを構成するようにし、クロック信号φ２はこのレジス
タにおけるすべてのメモリ回路に共通とする一方、クロ
ック信号φ、は各メモリ回路に対して相違させるように
する。

第２ａ図は普通のＮチャンネル・シリコンゲートＭＯ３
技術によって製造した第１図のデータバス・インタフェ
ース回路を含むメモリ回路の好適な実施例の回路図を示
す。第２ａ図における各電界効果トランジスタはＮチャ
ンネル絶縁ゲートＭＯＳデバイスである。各電界効果ト
ランジスタのゲート電極の近辺に付した文字°“Ｅ”′
または°′Ｄ′″ハソの電界効果トランジスタがエンハ
ンスメント・モード・デバイスまたはディプリーション
・モード・デバイスであることを示す。

第２ａ図の回路では電界効果トランジスタを制御するの
にクロック信号＜”１　＋　’Ａ２および為Ｉも使用す
る。クロック信号７□はクロック信号φ、の補数であり
、第２ｂ図に示すように補数クロック信号φ□は単にク
ロック信号φ□を反転することによって発生する。クロ
ック信号）はクロック信号φ２の補数である。り四ツク
信号もおよび４′の低レベルおよび高レベルは大部分が
同時に起るがクロック信号ｑＪ２′の低レベルから高レ
ベルへの造核および高レベルから低レベルへのｋ　Ｍ　
＆１　りｏツク信号（′！−２のこれら層格から若干遅
延される。第２Ｃ□□□に示すようＧこ、クロック信号
乙は単にクロック信号φ２を反転することによって発生
させ、クロック信号ψ２′は他の外部人力ＯＩにより制
御して２５〜５０ナノ秒の固定された遅延を生ずる普通
の反転遅延回路τＧこクロック信号φ２を供給すること
により発生させる。

再び第２ａ図を参照すると、フリップフロップＦＦは１
対の交さ結合スイッチング電界効果トランジスタＱｌお
よびＱ２で構成され、これらトランジスタのドレインは
ノードＮ１およびＮ２を介して電界効果トランジスタＱ
８およびＱ４のソースにそれぞれ接続する。電界効果ト
ランジスタＱ１およびＱ２はデータ蓄積素子であり、そ
の°ソースは大地電位（０ボルト）を可とするほぼ一定
電圧供給源に接続する。電界効果トランジスタＱ８およ
びＱ４は負荷であり、そのゲート電極は、　　そのソー
スにそれぞれ接続し、そのドレインは５ボルトを可とす
る他のほぼ一定電圧供給源Ｇこ接縁する。フリップフロ
ップ真値信号ＱはノードＮ１に発生してライン１４に供
給され、その補数信号可はノードＮ２に発生する。

制御回路ＣＣはフリップフロップ回路１０における残り
の部分であり、セラ））リガ回路、リセットトリガ回路
およびトリガ禁止回路で構成する。

これらトリガ回路は（ノードＮ１およびＮ２に供給され
る）信号Ｑおよびてと同じである制御信号ＳＳを発生す
る。トリガ禁止回路はセットトリガ回路の動作を選択的
に禁止するセット禁止回路、およびリセットトリガ回路
の動作を選択的に禁止しかつセット禁止回路と共通の素
子を含むリセット禁止回路で構成する。

セットトリガ回路は電界効果トランジスタ・Ｑ５゜Ｑ”
６．Ｑ７で構成する。トランジスタＱ５およびＱ６はノ
ードＮ２および電源ｖ８ｓの間に直列に接続し、トラン
ジスタＱ７は信号Ｓを供給されるセラ１ト入力端子およ
びトランジスタＱ６のゲート電。

紛の間にノードＮ３を介してた続する。トランシタＱ５
はクロック信号φ□によって市５」御し、トランジスタ
Ｑ７はクロック信号ψ、にょって制御する。

セラ）９正回路はノードＮ８および％源ｖ８ｓノ間に結
合されかつノードＮｌがら供給する信号。

によって制御される電界効果トランジスタ。８で構成す
る。所要に応じ、トランジスタ。８および電源ｖ８８の
間にクロック信号φ、で制御Ｔる電界効果トランジスタ
Ｑ９（破線で示す）を直列に接続する。後述するように
、トランジスタ。９はセット禁止回路の動作には影魁−
を及ぼさないが、ノードＮ１が光電された場合ノルドＮ
８において競合状勝が起る可能性を除去するために使用
される。

トフ／ンスタＱ７はセット禁止回路の一部とも考えられ
る。

りセットトリガ回路は電界効果トランジスタ。

ＱＩＯ，Ｑｌｌ、Ｑ、１２で構成する。トランジスタＱ
ＩＯおよびＱｌｌはノードＮ１およびｔ源ｖ８８の間に
直列に接続する。トランジスタ。１２は信号Ｒｒｉ：供
帖ぎｎるリセット入力端子およびトラ／”ジスタＱｌｌ
ｌのデー１電杼のｍ４こ／−ドＮ＋を介してｉ！し、ト
ランジスタＱ　１．２はクロック信号虱・任って実際上
クロック信号乙によって面画する。

リセット禁止回路はトランジスタＱ８．Ｑ９（設けられ
た場合）並にノードＮ４および電源ｖｓｓの間に直列接
続した１対の電界効果トランジスタＱ１８およびＱ１４
で構成する。トランジスタＱ１８はノードＮ８における
電圧によって制御し、トランジスタＱ１４はクロック信
号φ、にょって制御する。トランジスタｑ１２はリセッ
ト禁止回路の一部とも考えられる。

信号Ｑはラッチ回路１６における電界効果トランジスタ
Ｑ１５の一方のソース／ドレイン素子に供給する。クロ
ックφ、にょってトランジス′りＱ１５を制御する一方
・このトランジスタの他方のソース／ドレイン素子はノ
ードＮ５ｆｒ：介して、図示の如く普通の態様で接続し
たスイッチング電界効果トランジスタＱ１６および負荷
電界効釆トランジスタＱ１７がら成る第１インバータの
入力端子に接ｒする。第１インバータの出力信号は／−
ドＮ６から、図示の如く普通の態様で接続したスイッチ
ング電界効果トランジスタＱ１８および負荷電界効果ト
ランジスタＱ１９がら成る第２インバータの入力端子に
供給する。ノードＮ７がらライン１２上に送出される第
２インバータの出力が信号Ｒとなる。ノードＮ５および
Ｎ７の間にりｏ７り信号φ２で制御する電界効果トラン
ジスタＱ２Ｑを接続して、クロック信号φ２が低レベル
でありかつクロック信号φ２が高レベルである場合信号
Ｒをラッチするの０こ必要な帰還路を形成するようにす
る。ノードＮ５における電圧はノードＮ６において反転
され、次いでノードＮ７において再度反転されるから、
信号Ｒの論理値はノードＮ５における電圧の論理値に追
随する。

信号Ｒはバッフアゲ−）２０におけるインバー−タの入
力端子に供給する。このインバータは図示の態様で接続
したスイッチング電界効果トランジスタＱ２１および負
荷電界効果トランジスタＱ２２で構成し、トランジスタ
Ｑ２２のゲート１緋にはラッチ回路１６における第１イ
ンバータの出力をノーＹＮ６を介して供給する。バッフ
ァゲート２０におけるこのインバータの出力はノードＮ
８から、ノードＮ９および電源ｖｓ８の間に接続した電
界効果トランジスタＱ２８のゲート電極に供給する。／
−ドＮ９およびライン２２の間にクロック信号Ｔ／で制
御する電界効果トランジスタＱ２４を接続して、データ
バス１８に信号０を供給するようにする。トランジスタ
Ｑ２３およＵ　Ｑ　２４　ハ他のインバータとして作動
する。信号Ｒは／−ドＮ８＆こおいて反転され、次いで
ノードＮ９において再度反転されるから、ノードＮ９に
おける電圧の論理値は信号Ｒの論理値に追随する。トラ
ンジスタＱ２１　、Ｑ２２　、Ｑ２８は基本的にはノー
ドＮ９における電圧／電流をデータバス１８に対し好適
なレベルに調整するよう作動する。

第２ａ図の回路の主要動作は、トランジスタＱ１２およ
びＱ２４をクロック信号−によって効果的に制御するこ
とである。クロック信号１′は、データ・ビットかノー
ドＮ４およびバス１８へ転送される以前にノーｌ″Ｎ７
に電圧を設定できるよう作用する。ラッチ回路１６の伝
送遅延はクロック信号２ｔの遅延より小さ−く５〜１０
ナノ秒である。実際上、トランジスタＱ１２およびＱ２
４はクロ゛パり信号φ２によって直接制御することがで
き、かつクロック信号φ２１は除去することができる。

次に、第２ａ図の回路の動作を第３ａおよび３ｂ、図に
ついて説明する。第３ａおよび８ｂ図におけるすべての
パラメータは時間ｔの関数として”　Ｏｌ′＄よび°′
１”レベルの間で変化するものとして示しである。第８
ａおよび３ｂ図において時間ｔに付した数字が大きい程
後の時間を示し、■Ｎ８およびｖＮ４はノードＮ８およ
びＮ４における電圧をそれぞれ示す。クロック信号ψ２
を示す波形において一点鎖線の部分はクロック信号φ２
′を示す。

また矢印を付した曲線は、当該曲線が引出された箇所に
おけるパラメータの遷移により同じ曲線の矢印で示した
他のパラメータのＭ移が起ることを示す。また破線は、
所要に応じ制砒回路ＣＣかトランジスタＱ９を備える場
合に起る若干の相違を示す。時間間隔”　Ｗ　Ｒ″′は
書込期間を示し、時間間ｓ”ｓ’”は信号Ｓが°゛１１
パってから書込期間”　Ｗ　Ｒ’“が側始される以前の
期間を示し、時間間隔”　ＲＤ“′はクロック信号φ２
１における遷移によって規定される読出期間を示す。

作動に当りトランジスタＱ３　、Ｑ４　、Ｑ１７　。

Ｑ１９．Ｑ２２は常にオンとなる一方、他のトランジス
タはオンまたはオフとなる。信号ＲはノードＮ５におけ
る電圧に追随するから、ラッチ回路１６におけるトラン
ジスタＱ１６およびＱ１８のスイッチング動作を信号Ｒ
の状態だけについて説明する。信号Ｒが°゛０゛″の場
合ノードＮ８は°°１″になりこれによりバッフアゲ−
）２０におけるトランジスタＱ２８がターンオンされ、
ノードＮ９を０″にする。一方、信号Ｒが１　＋＋の場
合にはノードＮ８は°“０”になり、これによりトラン
ジスタＱ２３かターンオフされ、ノードＮ９Ｆ”フロー
ドパ状態ならしめ、これは１′″と等価である。ノード
Ｎ９は信号Ｒに追随するから、トランジスタＱ２１およ
びＱ２２のスイッチング動作を信号Ｒの状態たけについ
て次に説明する。

フリップフロップＦＦが′°０”状態の場合トランジス
タＱ１はオンとなり、トランジスタＱ２はオフとなり、
フリップフロップＦＦが°゛１”状態の場合にはこの逆
の状態となる。メモリ回路の動作を説明するに当りトラ
ンジスタＱ１およびＱ２のオン／オフ状態を信号Ｑおよ
び／またはての状態だげにつき次に説明する。

第８ａ図は、読出期間“ＲＤ　”が組合わされたセット
期間°′Ｓ′′および書込期間”　Ｗ　Ｒ”と全然重な
り合わない状態の６つの例を示し、第１の状態が開始さ
れる時間ｔ□以前には第２ａ図の回路は、その中間に書
込動作を伴わない２つの順次の読出動作の直後に通常存
在する典型的な″零点゛′状態にある。この零点状態で
はフリップフロップＦ−Ｆは°°０′′状態にある。従
って信号Ｑは０″であり、これがトランジスタＱ８に供
給されこのトランジスタをターンオフする。ノードＮ８
およびＮ４は°°０”において放電した状態にあり、ト
ランジスタＱ６およびＱｌｌをそれぞれターンオフする
。

クロック信号ψ、は低レベルにあるからトランジスタＱ
５　、　Ｑ９　（設けられている場合）およびＱ　１４
　ハターンオフされる一方、クロック信号φ１は高レベ
ルにあるからトランジスタＱ７はターンオンされる。ク
ロック信号φ　およびφ２１は低しベ ル Ｑ２４はターンオフされる一方、クロック信号φ２は高
レベルであるからトランジスタＱＩＯおよびＱ１５はタ
ーンオンされる。従って、ラッチ回路１６はフォール・
スルー・モードにあり、信号Ｒは０゛における信号Ｑの
電流値に追随する。メモリ回路は出力Ｏの中間状態（点
線で示す）によって示したようにデータバス１８から遮
断されている。セント人力Ｓは“θ′″である。

零点状態に後続する第１状態は基本書込動作が零点状態
から始ることを示している。時間ｔ□にセット人力Ｓは
′１″になる。トランジスタＱ７はオンであるからノー
ドＮ３は充電されて°゛１″となり、トランジスタＱ６
およびＱ１８がターンオンする。トランジスタＱ５は依
然オフであるから、この時点ではフリラフフロップＦＦ
に変化は起らない。時間も２に書込期間が開始され・ク
ロック信号６□の低レベルから高レベルへのＭ＃により
トランジスタＱ５，Ｑ９（設けられている場合）および
Ｑ１４はターンオンされる一方、クロック信号乙の高レ
ベルから低レベルへの遷移によりトランジスタＱ７がタ
ーンオフされ、一時的にノードＮ３に°゛１′′を捕捉
（電荷形成）する。トランジスタＱ６はオンでありかつ
トラレジスタＱｌｌはオフであるのでメートＮ１は電源
ｖｓ８に結合されないから、ノードＮ２が電源ｖｓｓの
値°゛０”に引下げられ、これＧこよりフリップフロッ
プＦＦの状態を変化させ、信号ＱとしてＮ　１　１１を
送出させる。このパ１”がトランジスタＱ８に帰還され
てこのトラ／ジメタをターンオンし、トランジスタＱ８
およびＱ９（設けられた場合）を介してノードＮ３を１
ｉ源ｖｓｓの値°゛０′”に放電きせる通路を形成し、
クロック信号φ、が高レベルにある間に七ツ）１リガ回
路が７リツプフロツプＦＦが更にセットするのを鋲止す
る。信号Ｒは値”　ｌ　”の信号Ｑに追随するうじかし
ノードＮ４は、ｒランジスタＱ１２がオフであるから°
′０”に留る。時間ｔ８に信号Ｓは°゛０°′に戻る。

時間ｔ，に書込期間が終了し、クロックφ、の高レベル
から低レベルへの遷移によりトランジスタＱ５，ｑ９（
設けられた場合）およびＱ１４がターンオフする一方、
クロック信号φ□の低レベルかう高レベルへの遷移によ
りトランジスタＱ７がターンオンする。

時間ｔ５ζこ開始される第２状態は、メモリ回路（二お
いてトランジスタＱ９を使用した場合における動作の基
本的な相違を示す。またこの第２状態は、フリップフロ
ップＦＦが既に状態Ｎ１”にある場合に書込動作が７リ
ツプフロツブＦＦに１譬を及ぼザのを制御回路ＣＣが防
止する態様をも示す。特に設けられたトランジスタＱ９
がオフになると７−ドＮ３のレベルはＩ　Ｉ＋に上昇し
、トランジスタＱ６をターンオンする。トランジスタＱ
９を設けない場合には／−ドＮ３はトランジスタＱ８を
介し放電を継続して°０゛′となる。時間ｔ６に書込期
間が開始され、クロック信号φ、の高レベルへの遷移に
よりトランジスタＱ５およびＱ１４・がターンオンし、
クロック信号φ□の低レベルへの遷移によりトランジス
タＱ７がターンオフする。トランジスタＱ９を設けた場
合このトランジスタもターンオンし、ノードＮ８に対し
電源ｖｓ８に至る通路を再度確立し、ノードＮ８を放電
させて°０″にする。これによりトランジスタＱ６が再
びターンオフして、既に状態°°１”のフリップフロッ
プＦＦに対しセットトリガ回路が＋＋　Ｉ　ＩＩを供給
しようとするのを防止するようにする。トランジスタＱ
９が存在しない場合には、ノードＮ８は放電した状態に
留るのでトランジスタＱ６をオフ状態に維持し、これに
より同じくセットトリガ回路が７リツプフロツプＦＦに
影響を・及ぼすのを防止する。トランジスタＱ６がオフ
状態に維持きれてもまたは時間Ｔ６の直前にターンオフ
きれても、古い°゛１′”の上に新たな°′１”が書込
まれる。要するに、トランジスタＱ９の有無は桑止回餡
の動作に影響を及はぎない。時間１７＋こ信号Ｓは０”
′に戻る。書込期間は時間ｔ８に終了し、クロック信号
ψ□の低レベルへの遷移によりトランジスタＱ５．Ｑ９
（設けられた場合）およびＱ　１４　カターンオフし、
クロック信号φ□の高レベルへの遷移によりトランジス
タＱ７がターンオンする。

トランジスタＱ９はメモリ回路全体の動作ニは影響を及
ぼさないから、第８状態以降についてはトランジスタＱ
９には言及しないことにする。しかし、トランジスタＱ
９の使用によって起るノードＮ３における電圧変化につ
いては第８状態以降についても第３ａ図に示しである。

時間ｔ、で始る第８状態は基本的な°′１゛′続出動作
を示している。時間ｔ、においてクロック信号φ２の低
レベルから高レベルへの遷移によりトランジスタＱ２０
がターンオンし、クロック信号φ２の高レベルから低レ
ベルへの遷移によりトランジスタＱＩＯおよびＱ１５か
ターンオフする。これらの遷移によりラッチ回路１６は
信号Ｒを°゛１１゛にラッチする。読出動作はクロック
信号６より若干遅延されたクロック信号φ２／において
開始サレ、このクロック信号φ２／の低レベルから高レ
ベルへの遷移によりトランジスタＱ１２およびＱ２４が
ターンオンする。その場合バッファゲート２０は値°°
１′″の出力０を送出する。トランジスタｑ１３および
Ｑ１４はオフであるから、／−ドＮ４は°゛１”に変化
し、これによりトランジスタＱｌｌがターンオ□ンする
。時間ｔ０゜において、クロック信号φ２の高レベルか
ら低レベルへの水杯によりトランジスタＱ２０がターン
オフし、クロック信号φ２ノ低レベルから高レベルへの
歴移によりトランジスタＱＩＯおよびＱ１５がターンオ
ンする。トランジスタＱｌｌはオンであ、す、かつノー
ドＮ２はトラ〉ジスタＱ６がオフのためトランジスタＱ
６を介して電源■ｓｓに結合されないから、ノード。

Ｎ・ｌはトランジスタＱ、　１０およびＱｌｌを介し電
源■ｓｓの値に引下げられ、フリップフロップＦＦがリ
セットされて、信号Ｑは°“０”に低下する。

またクロック信号もおよびφ２における遷移によりラッ
チ回路１６もフォール・スルー・モードに復帰し、信号
Ｒが信号Ｑに追随して０″になる。

その僅か後にクロック信号石・の高レベルから低レベル
への遷移によりトランジスタＱ１２およびＱ２４がター
ンオフして続出期間が終了し、出力Ｏは中間状態に復帰
する。

時間ｔ１１に始る第４状態は、ノードＮ４を放電させて
書込動作に当りり七ツ））リガ回路の動作を禁止しかつ
フリップフロップＦＦをセットする態様を示す。時間ｔ
０□に信号Ｓは°′１”に上昇し、／−ドＮ８が充電さ
れ、これによりトランジスタＱ６およびＱ１８がターン
オンする。書込動作は時間１．に開始され、クロック信
号φ□の高レベルへの遷移によりトランジスタＱ５およ
びＱ１４がターンオンし、クロック信号ア、の低しヘ゛
ルへの遷移によりトランジスタＱ７がターンオフする。

これにより、メートＮ４がトランジスタＱ１８およびＱ
１４を介し放電してＮＯ＋＋になりトランジスタＱｌｌ
をターンオフするので、リセット禁止“回路はりセット
トリガ回路の動作を禁止する。トランジスタＱｌｌがオ
フでありかつトランジスタＱ６がオンの場合、ノードＮ
２はトランジスタＱ５およびＱ６を介して°“ＯＩＩに
引下げられ、フリップフロップＦＦがセットされ１信号
Ｑが′１″になる。その場合トランジスタＱ８がターン
オンしてノードＮ８を放電させ、セットトリガ回路の動
作を禁止する。信号Ｒは値°“１′′の信号Ｑに追随す
る。時間ｔ工、に入力ＳはＩＩ　Ｏ＋＋に復帰する。

書込期間は時間ｔ１４に終了し、りｐツク信号φ、の低
レベルへの遷移によりトランジスタＱ５およびＱ１５が
ターンオフし、クロック信号φ□の高レベルへの遷移に
よりトランジスタＱ　７　カターンオンする。

第５状態は前記第８状態の°゛ｌ″読出動作の繰返しで
ある°’１”！出動作であり、信号Ｑを°゛０”′に戻
して、第６状態の゛０゛読出動作に必要な初期状態を確
立するものである。第５状態では、時間ｔ９およびｔｌ
ｏにつき前述したのと同一動作が時間ｔ□５およびｔ□
６に起る。

第６状態は時間ｔ工、に開始ぎれ、クロック信号ｑ、２
の高レベルへの遷移により信号Ｒは°０”′にランチさ
れる０クロック信号φ２の若干後に生ずるクロック信号
φ２の高レベル・＼の遷移により続出期間”　ＲＤ”が
開始きれ、トランジスタＱ１２およびＱ２４がターンオ
ンし、出力０は°゛０”となる。トランジスタＱ１３が
オフでありかつ信号Ｒが°゛Ｏ″であるから、ノードＮ
４がトランジスタＱ１２を介し放電してライン１２上の
値”０″となる。これによりトランジスタＱｌｌがター
ンオフし、フリップフロップＦＦは既に状態”Ｏ”にな
っているから、リセツ））リガ回路が７リツプフロツプ
ＦＦに°゛０″を供給しようとするのが防止される。時
間ｔ１８にはクロックφ２の低レベルへの１移によりラ
ッチ回路１６をフォール・スルー・モードへ復帰させる
。このようにしてメモリ回路は零点状態に復帰する。

第８ｂ図は読出期間ＲＤが組合されたセット期間Ｓおよ
び書込期間Ｗ　Ｒと重なり合う状態の６つの例（第７〜
第１２状態と称する）を示す。第７状態が開始される時
間ｔ２□の直前には、第２ａ図のメモリ回路は、ノード
Ｎ４が＋＋　１＋＋でありトランジスタＱｌｌがターン
オンされることを除き、零点状態にある。

第７状態は、゛０′″読出動作が書込動作の開始前に完
了するが、セット期間と重なり合う場合を示ス。時間ｔ
２□にはクロック信号φ２の高レベルへの遷移により信
号Ｒがパ０”にラッチされる。

クロック信号へ／の高レベルへのＭ移により読出期間が
開始されると、ノードＮ４がトランジスタＱ１２を介し
放電してライン１２上の値”　ｏ　”　トなり、トラン
ジスタＱｌｌが夕」シオフする。出力Ｏは°゛０″であ
る。時間ｔ２２に入力Ｓが”Ｉ　ＩＩに乍昇してノード
Ｎ８を充電し、トランジスタＱ６をターンオンする。時
間ｔ２Ｂにクロック信号φ２の低レベルへの遷移により
ランチ回路１６はフォール・スルー・モードになる。次
いでクロック°信号φ２１の低レベルへの遷移により読
出期間が終了する。時間ｔ２４に書込期間が開始され、
トランジスタＱｌｌがオフであるから、クロック信号φ
、の高レベルへの遷移によりフリップフロップＦＦは°
°１′′にセットされ、トランジスタＱ８がターンオン
してノードＮ３を放電させ、これによりトランジスタＱ
６をターンオフしてセットトリガ回路の動作′ｆ：禁止
する。信号Ｒは信号Ｑに追随してＩＩ　１４１になるが
、トランジスタＱ、１２がオフであるからノードＮ４を
充電しない。時間ｔ、５には信号Ｓは°゛０″に復帰す
る。時間ｔ１６にクロック信号φ□が低レベルとなり、
書込期間が終了する。要するに、古い０”が７リツプフ
ロツブＦＦから読出され、新たな°゛１′″が書込まれ
、かつ後の読出動作のために蓄積される。

時間ｔ２７に始る第８状態は、“Ｉ　ＩＩ読出動作が書
込動作の開始前にＸ％は完了しているが、セット期間は
進行中である場合を示す。時間ｔ２７に、クロック信号
への高レベルへの遷移により信号Ｒが°′１′″にラッ
チされる。次いでクロック信号φ２１が高レベルに遷移
して読出期間が開始された場合、信号Ｒにより充電され
てノードＮ４が１″となり、これによりトランジスタＱ
ＩＩがターンオンする。出力Ｏは′°１”になる。時間
ｔ２８に入力Ｓは“１′に上昇するが、ノードＮ３はオ
ン状態のトランジスタＱ８を介し連続的に放電して“°
０′”となる。

時間ｔ２９にクロック信号亙の低レベルへの遷移により
ラッチ回路１６はフォール・スルー・モードになる。ト
ランジスタＱｌｌがオンでトランジスタＱ６がオフであ
るから、リセットトリガ回路によりフリップフロップＦ
ＦはＯ＋＋にリセットされる。これによりトランジスタ
Ｑ８がターンオフされ、これにより、トランジスタＱ７
はオンであるからノードＮ８が充電されて”１′″とな
る。トランジスタＱ６およびＱ１３はターンオンする。

信号Ｒは信号Ｑに追随してＯ＋＋となる。

次いでクロック信号φ２′が低レベルへ遷移して続出期
間を終了し、ノードＮ４が放電してライン１２上の値Ｉ
Ｉ　□　１＋になるのを阻止する。時間ｔｓ６に書込期
間が開始され、クロック信号φ、が高レベルへ遷移Ｌ、
）ランシスタＱ１４がターンオンする。トランジスタＱ
１８はオンであるから、ノー　１’　Ｎ　４　ハ）ラン
ジスタＱ１８およびＱ１４を介しｉ電してリセットトリ
ガ回路の動作を禁止する。

こｎによりセットトリガ回路が７リツプフロツブＦＦを
１”にセットし、これによりトランジスタＱ８をターン
オンしかつノードＮ８を放電させてトランジスタＱ６を
ターンオフし、かつセットトリガ回路がトランジスタＱ
１８をもターンオフするのを禁止する。時間ｔ８□に信
号Ｓは°′０パに戻る。時間も８２にクロック信号φ□
が低レベルに遷移し、書込期間が終了するｇ要するＧこ
、古いＩＩ　Ｉ　＋＋が７リツプフロツブＦＦから読出
され、然る後フリップフロップＦＦが°＋　０　＋＋に
リセットされ、新たな１”が７リツプフロツブＦＦに薔
込まれ、後の読出動作のために蓄積される。

時間も３Ｂに始る第９状態は、書込動作が開始されたと
きフリップフロップＦＦの信号Ｑは°°１″にあり、書
込動作の後に読出動作が開始される場合を示す。時間ｔ
８Ｂに入力Ｓが°′１″に上昇する。

トランジスタＱ８はオンであるから、ノードＮ８は放電
された状態に維持される。時間ｔ８４にクロック信号Φ
、が高レベルへ遷移するので書込動作が開始される。ト
ランジスタＱ６はオフであるから、フリップフロップＦ
Ｆは状態°“１”に留る。

時間ｔ８ｆｉにクロック信号ψ２が高レベルへ遷移し、
信号Ｒは°°１”にラッチされる。その僅か後にクロッ
ク信号φ２／が高レベルへ遷移したとき読出動作が開始
され、出力０は°′１″となる。これによりノードＮ４
が充電すれ、トランジスタＱ１１がターンオンする。時
間ｔ８６に入力Ｓは０″に復帰する。時間ｔ　にクロッ
ク信号φ２は低レベル７ になり、フリップフロップＦＦは０”にリセットされ、
ラッチ回路１６がフォール・スルー・モードに復帰して
信号Ｒを信号Ｑの値゛°０°′に追随させる。クロック
信号φ、／が低レベルになったとき僅かに遅れて続出期
間が終了する。書込期間はクロック信号φ、が低レベル
になったときに終了する。従ってこの第９状態では、古
い°゛ｌ、”の上に新たな°′１″が書込まれ、次いで
これが読出され、然る後フリップフロップＦＦが０”に
リセットされる。

時間ｔ８９に始る第１Ｏ状彰は、書込動作が開始された
とさフリップフロップＦＦの信号Ｑは°゛１′”にあり
、書込動作の開始後に読出動作が開始される場合を示す
０時間ｔ８９に入力Ｓが°１″になり、ノードＮ８を光
電せしめ、トランジスタＱ６をターンオンする。時間ｔ
、ｏにクロック信号φ、が高レベルとなり、書込動作が
開始される。その場合フリップフロップＦＦは１”にセ
ットされ、これによりトランジスタＱ８がターンオンし
てノードＮ３を放電させ、セットトリガ回路の動作を禁
止する。信号Ｒは信号Ｑに追随して°゛１′となる。

時間ｔ４□にクロック信号φ２が高レベルに遷移して信
号Ｒを１′″にラッチする。クロック信号φ２に若干遅
れてクロック信号φ２／が高レベルになったとき読出動
作が開始され、出力０は”　１　”　Ｇこなる。時間”
４２に信号Ｓは”Ｏｏ”に戻る。時間ｔ４８にクロック
信号φ２は低レベルになり、フリップフロップＦＦはリ
セットされて“０′１になる。ラッチ回路１６はフォー
ル・スルー・モードに復帰するので信号Ｒは信号Ｑに追
随して０″”になる。

クロック信号φ２′の低レベルへの遷移の若干後に読出
期間が終了する。従って第１０状態では古い１”の上に
新たな°゛１′″が書込まれ、次いでこれが読出され、
然る後フリップフロップＦＦはリセットされて°゛０′
−こなる。

時間ｔ４５で始る第１１状影は、セット期間Ｓの進行中
であって書込動作ＷＲの開始前に読出動作ＲＤが開始さ
れる場合を示す。時間ｔ４５に入力Ｓが１”に上昇して
ノードＮ３を充電せしめ、トランジスタＱ６をターンオ
ンする。時間ｔ４６にクロック信号弓が高レベルになり
、信号Ｒを°゛０°′にラッチする。クロック信号φ、
／が高レベルになった僅か後に続出期間が開始され、出
力Ｏは′°０″′になり、ノードＮ４は放電してライン
１２上の値°゛０”になり、トランジスタＱｌｌはター
ンオフする。時間ｔ４７にクロック信号φ、が高レベル
になり、書込動作が開始され、フリップフロップＦＦは
１′′にセットされ、これによりトランジスタＱ８をタ
ーンオンしてノードＮ３を放電させ、トランジスタＱ６
をターンオフしてセットトリガ回路の動作を急止する。

時間ｔ４８に信＠Ｓは“°０″”に戻る。時間ｔ４９に
クロック信号Φ２が低レベルになり、ラッチ回路１６を
フォール・スルー・モードに復帰させ、信号Ｒを信号Ｑ
の°゛ｌ″に追随させ、クロック信号φ２′が低レベル
に遷移してノードＮ４を放電した状態に維持するとき、
このレベル遷移の若干後に読出期間が終了する。時間ｔ
５０にクロック信号φ、が低レベルになり、書込期間が
終了する。要するにこの第１１状態では古い”０″が読
出され、然る後新たな１″が書込まれ、後続の読出動作
のために蓄積される。

時間ｔ５１に始る第１２（最後の）状態は、セット期間
Ｓの進行中であって書込動作の開始以前にＩＩ　Ｉ　Ｉ
＋読出動作が開始される場合を示す。時間ｔ５□に入力
Ｓが°゛ｌ”に上昇する。トランジスタＱ８がオンでセ
ットトリガ回路の動作は急止されるから、ノードＮ３は
放電した状態に維持されてトランジスタＱ６およびＱ１
８をオフ状態に維持する。

時間ｔ５２にクロック信号φ２が高レベルになり信号Ｒ
を°′１”にラッチする。クロック信号ろＩが腐レベル
になったとさ読出動作が開始され、出力０が°゛１′”
となる一方、ノードＮ４は充電されて＋＋　Ｉ　１１と
なり、トランジスタＱ１８がオフであるからトランジス
タｑｌｌはターンオンする。時間ｔ　にクロック信号φ
　が高レベルになり、ｌ込５８　　　　　　　　　　　
　　　　　　１動作が開始されるが、これは、トランジ
スタ、Ｑ　６がオ°フであるからフリップフロップＦＦ
に対し何等影暢を及ぼさない。時間ｔ５４に入力Ｓが°
゛０”′に戻る。時間ｔ５５にクロック信号φ２が低レ
ベルになり、フリップフロップＦＦをリセットし、ラッ
チ回路１６はフォール・スルー・モードに戻り、信号Ｒ
は信号Ｓに追随して°゛０”になる。時間ｔ５６にクロ
ック信号φ、が低レベルになり書込動作が終了する。要
するに第１２状態では古い°゛ｌ“′が読出され、然る
後フリップフロップＦＦがリセットされて°゛０“にな
り、新たな°＋　１　ｕは喪失する。

この状態は、メモリ回路の作動に当りクロック゛信号φ
、およびφ２（または口）のこの特殊な系列は通常回避
されるという意味で容認される。

第４図はフリップフロップ回路１０の他の実施例を含む
メモリ回路を示す。第４図におし）で各電界効果トラン
ジスタはＮチャンネル・デノ々イスである。また第４図
においても第２ａ図と同じく文字ＥおよびＤはこれを付
したトランジスタがエンハンスメント形またはディプリ
ーション形であることを示す。また第４図のフリップフ
ロップ回路１０においてクロック信号φ□およびψ２は
第２ａ図の回路につき第２ｂおよび２０図によって説明
したのと同一態様でクロック信号φ、およびφ２から発
生させる。

第４図においてフリップフロップＦＦは第２ａ図におけ
ると同一態様で接続した電界効果トランジスタＱｌ、Ｑ
２．Ｑ８．Ｑ４で構成する。制御回路ＧＯにおいてセッ
トトリガ回路は前述の如く接続した電界効果トランジス
タＱ５　、Ｑ６　、Ｑ７で構成する。リセツ））リガ回
路は、前述の如く電界効果トランジスタＱＩＯ、Ｑｌｌ
　、Ｑ１２で構成するが、トランジスタＱ１２はクロッ
ク信号へｌではなく４によって制御するが、代案として
トランジスタＱ１２をクロック信号−ｌを使用して制御
することもできる。禁止回路は前述の如く接続した電界
効果トランジスタＱ８およびＱ９から成るセラ）Ｑ止回
路と、前述の如く接続するが異なる信号によって制御さ
れる電界効果トランジスタｑ１８およびＱ１４から成る
別個のリセット禁止回路とで構成する。信号Ｑは／−ド
Ｎ２を介しトランジスタＱ１８のゲートに供給してこの
トランジスタの動作を制御する。トランジスタＱ１４は
り四ツク信号φ２で制御する。電界効果トランジスタＱ
９およびＱ１４を設けるかどうかは随意である。

第４図のメモリ回路の動作は第２ａ図のメモリ回路と大
部分が同一の態様で作動する。両メモリ回路の主な相違
は、第４図のメモリ回路では禁止回路が７リツプフロツ
プＦＦを°°０”にした直後にリセットトリガ回路の動
作禁止を開始するのに対し、第２ａ図のメモリ回路では
次の書込期間°の始端にリセットトリガ回路の動作禁止
を開始することである。

以上本発明を図示の実施例につき詳細に説明したが、本
発明はかかる実施例に限定されず、本発明の範囲内で榎
々の変形が可能であること勿論である。例えば、電界効
果トランジスタは上述したものとは反対極性形式のもの
またはバイポーラトランジスタを使用して同一結果を得
ることができる０

【図面の簡単な説明】

第１図は本発明メモリ回路を関連するバッファゲートお
よびデータバスと共に示すブロック図、第２ａ図は本発
明メモリ回路の実施例を示す回路図、 第２ｂおよび２０図は第２ａ図において使用するクロッ
ク信号を発生する回路のブロック図、第３図は第２ａ図
の作動説明必、 第４図は本発明メモリ回路の他の実施例の回路図である
。 １０・・・フリップフロップ回路 ＦＦ・・・フリップフロップ ＣＣ・・・エツジ・トリガ形制御回路 １６・・・ラッチ回路　　　　１８・・・データバス２
０・・・バッファゲート　　τ・・・反転遅延回路。 特許出願人　　エヌ・ベー・フィリップス・フル−イラ
ンベンファブリケン □、Ｉｌｌ冨、゛

Claims (1)

1. 【特許請求の範囲】 Ｌ　フリップフロップを含むメモリ回路であって、一方
   の第１道移が第１低レベルから第１高レベルへの遷移で
   ありかつ他方の第１遷移が第１高レベルから第１低レベ
   ルへの遷移である１対の第１遷移を反復する第１クロツ
   ク信号と、一方の第２遷移が第２低レベルから第２高レ
   ベルへの遷移でありかつ他方の第２閂移が第２高レベル
   から第２低レベルへの遷移である１対の・−第２遣移を
   反復する第２クロツク信号とによって制御され、メモリ
   回路がエツジ・トリガー形制御手段を備え、エツジトリ
   ガー形制御手段は、この制御手段に供給された論理セッ
   ト信号が第】−理状態に対応する第１論理値である場合
   第１クロツク信号の１対の第１４移のうちのか択された
   第１遷移の発生に応動してフリップフロップを第１論理
   状態にセットし、かつエツジ・トリガー形制御手段に＃
   給された調理リセット信号が第１−埋植がある場合第２
   クロツク信号の１対の第２造移のうちの選択された第２
   遷移の発生に応動してフリップフロップを第１論理状態
   と反対の第２論理状態にリセットするメモリ回路におい
   て、 実際上第２クロツク信号が前記選択された第２遷移の直
   後に生ずる特定の第２レベルにある際のフリップフロッ
   プの論理状態に対応し、かつ実際上第２クロツク信号が
   前記特定の第２レベルとは反対の第２レベルにある際に
   第２クロツク信号が前記選択された第２遷移とは反対の
   第２遷移を行う直前に存在するフリップフロップの論理
   状態に対応する論理リセット信号を発生するラッチ手段
   を備えたことを特徴とするメモリ回路。 ２　前記選択された第１４桜がこの選択された第１遷移
   とは反対の次の第１這移まで延在する書込期間の始端で
   あり、力）つ前記反対の第２遷移が実際上次の選択され
   た第２市移まで延在する読出期間の実際上始端である特
   許請求の範囲第１項記載のメモリ回路において、第１読
   出期間に次いで第２続出期間が生じかつ第１および第２
   読出期間が第２続出期間以前に完了する第１書込期間だ
   けを介して分離され、第１書込期間の開始時に論理セッ
   ト信号が第１論理値である場合、フリップフロップを第
   １胸理状態にセットし、これを、第１読出期間が第１書
   込期間以前に完了した場合第２読出期間にわたり蓄積す
   るメモリ回路。 。　特許請求の範囲第２項記載のメモリ回路において、
   たとえ論理セット信号が第１続出期間の少なくとも一部
   に際して第１動理値となっても、第１ｉｍｅ理状態が第
   ２続出期間にわたり蓄積されるメモリ回路。 ４　特許請求の範囲第１項記載のメモリ回路において、
   エツジ・トリガー形制御手段が７リツプフロツブを第１
   論理状ｇにセットするセットトリガ回路と、 フリップフロップを第２論理状態にリセットするリセッ
   トトリガ回路と、 第１クロツク信号が、セットトリガ回路をシテフリツブ
   フロツブを第１論理状態にセットせしめる各選択された
   第１遷移の直後に生ずる特定の第ルベルにある際セット
   トリガ回路の動作を選択的に禁止し、かつ第２クロツク
   信号が、リセットトリガ回路をしてフリップ７０ツブを
   第２論理状態にリセットせしめる各選択された第２遷移
   の直後に生ずる特定の第２レベルに６ある際リセツ））
   リガ回路の動作を選択的に禁止する禁止手段と を備えるメモリ回路。 五　特許請求の範囲第４項記載のメモリ回路において、
   セットトリガ回路がフリップフロップを第１論理状態に
   セットした後禁止手段が、第１クロツク信号が７リツプ
   フロツブの第１論理状態へのセット動作に後続する特定
   の第ルベルにある全期間にわたりセットトリガ回路の動
   作を禁止するメモリ回路。 ａ　特許請求の範囲第５項記載のメモリ回路において、
   禁止手段は、セット信号かが択された第１遷移の直前の
   論理値である場合第１クロツク信号が特定の第ルベルで
   ある間だけリセットトリガ回路の動作を禁止するメモリ
   回路。 ７、　フリップフロップの論理状態を示す第１７リツプ
   フロツブ論理信号を導出する第１ノード、および第１７
   リツプフロツプ論理信号の補数である第２フリツプフロ
   ツプ論理信号を導出する第２ノードを介してフリップフ
   ロップを制御する特許請求の範囲第４項記載のメモリ回
   路において、 第１を界効果トランジスタを備え、そのソースを実際上
   定電圧源に結合し、そのゲート電極を第１７−ドに結合
   し、そのドレインをセラ））リガ回路に結合し、 第２電界効果トランジスタを備え、その、ソースを実際
   上定電圧源に結合し、そのゲート電極を第１電界効果ト
   ランジスタのドレインに結合し、そのドレインをリセッ
   トトリガ回路に結合するメモリ回路。 ８゛　特許請求の範囲第７項記載のメモリ回路において
   、禁止手段が第３電界効果トランジスタを備え、そのソ
   ースおよびドレインを実際上定電圧源および第２電界効
   果トランジスタのソースの間に結合し、そのゲート電極
   が第１クロツク信号に応動するメモリ回路。