JPH0264760A - 並列プロセッサシステムのインタフェース装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、並列接続された複数のプロセッサ間を接続す
る並列プロセッサシステムのインタフェース装置に関し
、更に詳しくは、互いに並列に接続された複数のローカ
ルプロセッサがホストプロセッサに共通に接続された並
列プロセッサシステムにおいて複数のローカルプロセッ
サの各々をホストプロセッサに接続するために各ローカ
ルプロセッサに対応して設けられている並列プロセッサ
システムのインタフェース装置に関する。

（従来の技術） この種の並列プロセッサシステムとしては、従来、第５
図に示すように、ホストプロセッサ４１が接続された共
通バス４３に複数のローカルプロセッサ４５が並列に接
続されるとともに、また共有メモリ４７が共通バス４３
に接続された構成のものがある。前記共有メモリ４７は
ホストプロセッサ４１および各ローカルプロセッサ４５
からアクセス可能であり、ホストプロセッサ４１はこの
共有メモリ４７を介して各ローカルプロセッサ４５にプ
ログラムをダウンロードしたり、データのやりとりを行
っている。

このような並列プロセッサシステムにおいては、ホスト
プロセッサ４１からローカルプロセッサ４５への共通デ
ータやプログラムのブロードキャスティングはホストプ
ロセッサ４１が共有メモリ４７にこれらの情報を単に書
き込むだけでよいため、ホストプロセッサ４１の負担が
少ないという利点がある。しかしながら、このようにホ
ストプロセッサ４１から共有メモリ４７に書き込まれた
共通データやプログラムを各ローカルプロセッサ４５が
読み込もうとして各ローカルプロセッサ４５が一斉にア
クセスすると、各ローカルプロセッサ間でアクセスの競
合が生ずるため、効率が低下する。

これは特に競合するローカルプロセッサの台数が増加し
た場合には、効率が著しく低下する。

このような不都合を解消する他の従来の方法として、第
６図に示すように、共通バス５３を介してホストプロセ
ッサ５１に接続された複数のローカルプロセッサ５５毎
に共有メモリ５７を設けて分散化を図るとともに、この
各共有メモリ５７にホストプロセッサ５１およびローカ
ルプロセッサ５５からアクセスできる２ポートメモリを
設けて前述したようなアクセス競合を防止する方法があ
る。

この方法では、各ローカルプロセッサ毎の２ポートメモ
リはホストプロセッサ５１のアドレス空間中でそれぞれ
ローカルプロセッサ毎の固有の領域に割り当てられる。

各ローカルプロセッサ５５にとっては２ポートメモリは
それぞれローカルなメモリであるから、−斉に呼び出し
てもアクセス競合は発生しないのである。

しかしながら、この方法では、ホストプロセ・ソサ５１
から各ローカルプロセッサに共通データやプログラムを
ブロードキャスティングする場合、ホストプロセッサ５
１はすべてのローカルプロセッサ５５の共有メモリ５７
内の２ポートメモリに別々に該共通データやプログラム
の書き込み動作を行わなければならず、−斉にブロード
キャスティングできない。これは特にローカルプロセッ
サの台数が多い場合や共通データやプログラムのサイズ
が大きい場合には、ホストプロセッサからすべてのロー
カルプロセッサへの転送に時間がかかる。

（発明が解決しようとする課題） 上述したように、１つの共有メモリを設け、共通バスを
介してアクセスする方法では、各ローカルプロセッサ間
にアクセス競合が発生し、効率が著しく低下するという
問題がある。

また、各ローカルプロセッサ毎に２ポートメモリを有す
る共有メモリを設けてアクセス競合を解消する従来の方
法では、ホストプロセッサから共通データやプログラム
を一斉にブロードキャスティングすることができず、共
通データやプログラムの転送に時間がかかるという問題
がある。

本発明は、上記に鑑みてなされたもので、その目的とす
るところは、並列接続された複数のローカルプロセッサ
に対するホストプロセッサからのデータ転送を迅速かつ
複数のローカルプロセッサ間のアクセス競合もなく効率
的に行うことができる並列プロセッサシステムのインタ
フェース装置を提（共することにある。

〔発明の構成〕

（課題を解決するための手段） 上記目的を達成するため、本発明の並列プロセッサシス
テムのインタフェース装置は、互いに並列に接続された
複数のローカルプロセッサがホストプロセッサに共通に
接続された並列プロセッサシステムにおいて前記複数の
ローカルプロセッサの各々を前記ホストプロセッサに接
続すべく複数のローカルプロセッサの各々に対応して設
けられている並列プロセッサシステムのインタフニス装
置であって、前記ホストプロセッサおよびローカルプロ
セッサの両方からアクセス可能な２ポートメモリと、前
記ホストプロセッサからのアドレス情報のうち各ローカ
ルプロセッサに固有のメモリ領域のアドレスを解読する
固有アドレスデコーダと、前記ホストプロセッサからの
アドレス情報のうちすべてのローカルプロセッサに共通
なメモリ領域のアドレスを解読する共通アドレスデコー
ダと、前記共通メモリ領域へのホストプロセッサからの
読み取り動作を禁止する読み取り禁止手段とを有するこ
とを要旨とする。

（作用） 本発明の並列プロセッサシステムのインタフェース装置
では、各ローカルプロセッサ毎に２ポートメモリを設け
、ホストプロセッサからの２ポートメモリに対するアド
レス情報のうちすべてのローカルプロセッサに共通なメ
モリ領域のアドレスを共通アドレスデコーダで解読し、
この解読した共通メモリ領域にホストプロセッサからデ
ータ等を書き込み、この書き込まれたデータを各ロカル
プロセッサがそれぞれ読み取るとともに、該共通メモリ
領域へのホストプロセッサからの読み取り動作を禁止し
ている。

（実施例） 以下、図面を用いて本発明の詳細な説明する。

第１図は本発明の一実施例に係わるインタフェース装置
を各ローカルプロセッサ毎に設けた並列プロセッサシス
テムの構成を示すブロック図である。同図に示す並列プ
ロセッサシステムは、ホストプロセッサ１に接続された
ホストバス３にインタフェース装置５をそれぞれ介して
複数のローカルプロセッサ７が並列に接続されている。

また、各インタフェース装置５とローカルプロセッサ７
との間はローカルバス９を介して接続されている。

このように構成される並列プロセッサシステムにおいて
は、各インタフェース装置５はホストプロセッサ１およ
び各ローカルプロセッサ７の両方からアクセスされ、ま
たホストプロセッサ１は各インタフェース装置５を介し
て各ローカルプロセッサ７とデータのやりとりを行う。

第２図は第１図の並列プロセッサシステムに使用されて
いる各インタフェース装置５の回路構成を示すブロック
図である。同図に示すように、各インタフェース装置５
は、ホストプロセッサ゛１および関連する各ローカルプ
ロセッサ７からアクセスされる２ポートメモリ１１を有
する。具体的には、該２ポートメモリ１１はホストバス
３を介してホストプロセッサ１に接続されるが、該ホス
トバス３の中のホスト側アドレスバス１３およびホスト
側データバス２３を介してそれぞれホスト側アドレス情
報ＡＨおよびホスト側データＤＨが供給されるとともに
、ホスト側アドレスバス１３上のホスト側アドレス情報
ＡＨのうちの各関連するローカルプロセッサ７毎の固有
のメモリ領域のアドレス情報が固有アドレスデコーダ１
５で解読され、共通領域読取り動作禁止回路１９を介し
てチップセレクト信号Ｃ３Ｈとして２ポートメモリ１１
に供給され、またホスト側アドレスバス１３上のホスト
側アドレス情報ＡＨのうちのすべてのローカルプロセッ
サ７に共通なメモリ領域のアドレス情報が共通アドレス
デコーダ１７で解読され、共通領域読取り動作禁止回路
１９を介してチップセレクト信号Ｃ８Ｈとして２ポート
メモリ１１に供給されている。一方、２ポートメモリ１
１はローカルバス９を介して各関連するローカルプロセ
ッサ７に接続されるが、該ローカルバス９の中のローカ
ル側アドレスバス２５およびローカル側データバス２９
を介してそれぞれローカル側アドレス情報ＡＬおよびロ
ーカル側データＤＬが供給されるとともに、ローカル側
アドレスバス２５上のアドレス情報はアドレスデコーダ
２７で解読され、チップセレクト信号としてポートメモ
リ１１に供給される。

前記共通領域読取り動作禁止回路１９は、前記共通アド
レスデコーダ１７を介してすべてのロカルプロセッサ７
の共通メモリ領域に対してホストプロセッサ１が読み取
り動作を行ったとすると、すべてのローカルプロセッサ
７の共通メモリ領域から読み取りデータが同時にホスト
側データバス２３上に出力され、この結果、該ホスト側
データバス２３上で各ローカルプロセッサ７からのデー
タが衝突することになるが、このようなバス上の衝突を
防止するために該共通領域読取り動作禁止回路１９は設
けられているものであり、具体的には、各ローカルプロ
セッサ７の共通メモリ領域に対するホストプロセッサ１
からの読み取り動作を禁止し、ホストプロセッサ１は共
通メモリ領域には書き込み動作のみできるようにしてい
るものである。このために、該共通領域読取り動作禁止
回路１９にはホスト側書き込み信号路２１を介して書き
込み信号ＷＥが供給されている。

第３図はこの共通領域読取り動作禁止回路１９の構成を
示す回路図であるが、同図に示すように、固有アドレス
デコーダ１５で解読された前記固有メモリ領域のアドレ
ス情報の解読信号はオア回路３３を介してそのままチッ
プセレクト信号ＣＳＨとして出力されるが、共通アドレ
スデコーダ１７で解読された前記共通メモリのアドレス
情報の解読信号はアンド回路３１の一方の人力に供給さ
れ、該アンド回路３１の他方の入力にホスト側書き込み
信号路２１を介して供給されている書き込み信号ＷＥに
よってゲートされ、これによりホストプロセッサ１から
の共通メモリ領域に対して書き込み動作時のみアクセス
でき、読み取り動作ではアクセスできないようにしてい
る。

第４図はホストプロセッサ１側のアドレスマツプを示す
図である。ホストプロセッサ１は各ローカルプロセッサ
７に対応してそれぞれ設けられている複数の固有のメモ
リ領域であるローカルメモリ領域ａ　−ｎを有するとと
もに、すべてのローカルプロセッサ７に共通のメモリ領
域３５を有する。

そして、ホストプロセッサ１は各ローカルプロセッサ７
に転送したい共通データやプログラムを該共通メモリ領
域３５に書き込むことにより各ローカルプロセッサ７に
対してこれらの共通データやプログラムを一斉にブロー
ドキャスティングすることができるのである。

以上のように構成されたものにおいて、ホストプロセッ
サ１が各ローカルプロセッサ７に共通データやプログラ
ムをブロードキャスティングしたい場合には、ホストプ
ロセッサ１はすべてのロカルプロセッサ７に共通のメモ
リ領域のアドレス情報および書き込み信号ＷＥを共通デ
ータやプログラムとともにホストバス３を介して各ロー
カルプロセッサ７のインタフェース装置５に送信する。

各ローカルプロセッサ７のインタフェース装置５は前記
共通メモリ領域のアドレス情報を共通アドレスデコーダ
１７が解読し、この解読信号は共通アドレスデコーダ１
７から共通領域読取り動作禁止回路１つのアンド回路３
１で書き込み信号ＷＥでゲートされ、チップセレクト信
号Ｃ３Ｈとして２ポートメモリ１１に供給される。この
結果、２ポートメモリ１１は該チップセレクト信号Ｃ３
Ｈに応答してホストバス３のホスト側アドレスバス１３
を介して供給されるアドレス情報ＡＨで指定される前記
共通領域にホストバス３のホスト側データバス２３を介
して供給される前記共通データやプログラム等のデータ
ＤＨを書き込む。このようにして各ローカルプロセッサ
７のインタフェース装置５の２ポートメモリ１１にホス
トプロセッサ１から共通データやプログラムが書き込ま
れると、各ローカルプロセッサ７はそれぞれローカルバ
ス９を、介して各インタフェース装置５の２ポートメ、
モリ１１をアクセスし、２ポートメモリ１１の共通メモ
リ領域にホストプロセッサ１から書き込まれた共通デー
タやプログラムを読み取る。以上のような動作を行なう
ことによりホストプロセッサ１は迅速に効率よく各ロー
カルプロセッサ７に共通データやプログラムを転送でき
るとともに、また各ローカルプロセッサ７はアクセス競
合もなく自己のインタフェース装置５の２ポートメモリ
１１の共通メモリ領域に書き込まれたホストプロセッサ
１からの共通データやプログラムを読み取ることができ
るのである。

〔発明の効果〕

以上説明したように、本発明によれば、各ローカルプロ
セッサ毎に２ポートメモリを設け、ホストプロセッサか
らの２ポートメモリに対するアドレス情報のうちすべて
のローカルプロセッサに共通なメモリ領域のアドレスを
共通アドレスマツプで解読し、この解読した共通メモリ
領域にホストプロセッサからデータ等を書き込み、この
書き込まれたデータを各ローカルプロセッサがそれぞれ
読み取るとともに、該共通メモリ領域へのホストプロセ
ッサからの読み取り動作を禁止しているので、各ローカ
ルプロセッサが一斉に２ポートメモリに対して読み取り
動作を行ってもアクセス競合は生せ゛ず、効率は低下し
ないとともに、またホストプロセッサは各ローカルプロ
セッサの共通メモリ領域に共通データやプログラムを一
斉にブロードキャスティングすることができ、該データ
やプログラムの転送を迅速に行うことができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わるインタフェース装置
を適用した並列プロセッサシステムの全体構成を示すブ
ロック図、第２図は第１図の並列プロセッサシステムに
使用されている本発明の一実施例に係わる並列プロセッ
サシステムのインタフェース装置の回路構成を示すブロ
ック図、第３図は第２図のインタフェース装置に使用さ
れている共通領域読取り動作禁止回路の回路図、第４図
は第１図の並列プロセッサシステムに使用されているホ
ストプロセッサ側のアドレスマツプを示す図、第５図お
よび第６図は従来の並列プロセッサシステムの構成を示
すブロック図である。 １・・・ホストプロセッサ ３・・・ホストバス ５・・・インタフェース装置 ７・・・ローカルプロセッサ ９・・・ローカルバス １１・・・２ポートメモリ １７・・・共通アドレスデコーダ

Claims (1)

【特許請求の範囲】
1. 互いに並列に接続された複数のローカルプロセッサがホ
   ストプロセッサに共通に接続された並列プロセッサシス
   テムにおいて前記複数のローカルプロセッサの各々を前
   記ホストプロセッサに接続すべく複数のローカルプロセ
   ッサの各々に対応して設けられている並列プロセッサシ
   ステムのインタフェース装置であって、前記ホストプロ
   セッサおよびローカルプロセッサの両方からアクセス可
   能な２ポートメモリと、前記ホストプロセッサからのア
   ドレス情報のうち各ローカルプロセッサに固有のメモリ
   領域のアドレスを解読する固有アドレスデコーダと、前
   記ホストプロセッサからのアドレス情報のうちすべての
   ローカルプロセッサに共通なメモリ領域のアドレスを解
   読する共通アドレスデコーダと、前記共通メモリ領域へ
   のホストプロセッサからの読み取り動作を禁止する読み
   取り禁止手段とを有することを特徴とする並列プロセッ
   サシステムのインタフェース装置。