JPS60252980A - デユアルポ−トメモリ構成方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、メモリの構成方式に係り、特に、マルチＣＰ
Ｕ構成で、ＣＰＵ間のデータ授受を共通メモリを用いて
行なう方式に好適な、デュアルポートメモリの構成方式
に関する。

〔発明の背景〕

従来、デュアルポートメモリは１例えば、インテル社の
デュアルポート・メモリコントローラ（８２０７）等を
使用し、１ポートのメモリを、コントローラによって２
ポートのようにして使用していた。使用法の具体的回路
構成はインテル社マニュアル“Ｍｉｃｒｏｐｒｏｃｅ＋
ｓｏｒ　ａｎｄ　Ｐｅｒｉｐｈｅｒａｌ　Ｈａｎｄｂｏ
ｏｋ”（Ｐ６−８０）に詳しい例が示されている。とこ
ろでこのようなデュアルポートメモリコントローラ使用
によるデュアルポート構成の場合、２つのプロセッサか
らのアクセスが競合した時には、いずれか一方のプロセ
ッサのみしかアクセスが許されないという欠点があった
。

〔発明の目的〕

本発明の目的は、メモリアクセスが読み出しくＲｅａｄ
）の場合には、２つのＣＰＵからのアクセスを同時に可
能とし得る、デュアルポートメモリの構成方式を提供す
ることにある。

〔発明の概要〕

上記目的を達成するため本発明では２個のメモリを用い
、各メモリにたいするアドレスバスおよびデータバスを
選択するセレクタ回路と、ライトアクセス競合回避コン
トロール回路を設けた点に特徴がある。

〔発明の実施例〕

以下、本発明の一実施例を図を用いて説明する。

第１図に、本発明の基本概念図を示す。本発明のデュア
ルポートメモリ１０は、メモリ管理ユニット３．メモリ
ユニット８．メモリユニット９゜バス６、およびバス７
から構成される。デュアルポートメモリ管理ユニット３
は、マイクロプロセッサ（ＣＰＵ）１およびマイクロプ
ロセッサ（ＣＰＵ）５からのメモリアクセスについて、
次の機能を果す。即ち、ＣＰＵＩおよびＣＰＵ５からの
メモリアクセスが共にＲｅａｄアクセスである場合には
、バス２とバス６、およびバス４とバス７とを接続し、
ＣＰＵＩからはメモリユニット８へのアクセスを許可し
、同様に、ＣＰＵ５からメモリユニット９へのアクセス
を許す。また、いずれか、或いは両方のＣＰＵからのア
クセスがｗ　ｒｉｔｅの場合には、早いほうのＷｒｉｔ
ｅアクセスを優先し、他方のアクセスを禁止する。この
場合、例えば、ＣＰＵＩからのＷｒｉｔｅアクセスが許
可された場合、バス２は、バス６およびバス７に接続さ
れる。従ってこの場合、メモリユニット８および９が同
時に、ＣＰＵＩから１１ｒｉｔ、ｅされる。ＣＰＵ５か
らのＷｒｉｔｅアクセスが許可された場合は、バス４と
、バス６およびバス７とが接続され、メモリユニット８
および９が同時にＣＰＵ５からｗｒｉｔｅされる。

第２図に、デュアルポートメモリ管理ユニット３の一構
成例を示す。本構成では、ＣＰＵ１およびＣＰＵ５とし
て、モトローラ社のマイクロプロ示ツサ６８０００を前
提としているが、他のマイクロプロセッサでも、その特
徴に応じて、デュアルポートメモリ管理ユニット３の構
成を変更すればよい、以下、本例について説明する。フ
リップフロップ１１および１２は、ＣＰＵからのアクセ
スがライトの場合セットされ、そのライトサイクルの終
了でリセットされる。またフリップフロップ１３と１４
とは、ＣＰＵからのリードアクセスによってセットされ
、そのリードサイクルの終了でリセットされる。ＣＰＵ
１がメモリアクセスをしていない場合を考える。このと
き、信号線１９および２０はＬｏｗ信号であり、従って
、ブリッププロップ１１および１３はクリアされない。

この状態でＣＰＵ５がライトアクセスを行なうと、フリ
ップフロップ１１がセットされ、これによって信号線２
１にｈｉｇｈ信号が出力される。信号線２１は、フリッ
プフロップ１２と１４のクリア入力に接続されており、
この２つのフリップフロップが、ｃｐｕｉからのアクセ
スによってセットされるのを禁止するとともに、選択回
路２２によって、メモリユニット８に対するアドレスス
トローブ（Ａｓ）およびリードライト信号（Ｒ／Ｗ）を
ＣＰＵ５からの信号に切替える。また、同時にセレクタ
２４によって、アドレスおよびデータバスをＣＰＵ５の
アドレスおよびデータバス４に切替え、かつメモリユニ
ットからＣＰＵＩへのＤＴＡＣＫ信号２５を、ゲート２
３によってゲートする。この結果、ＣＰＵ５からは、メ
モリユニット８および９へ同時にライトアクセス可能と
なるとともに、ＣＰＵＩからのアクセスが禁止されるこ
ととなる。

次に、ＣＰＵＩからのアクセスがない状態で。

ＣＰＵ５からのリードアクセスの場合を説明する。

この場合は、信号線２１が出力されないため、ＣＰＵＩ
からのアクセスは禁止されず、ＣＰＵ５からはメモリユ
ニット９のみにリードアクセスが可能となっている。

上記の例では、ＣＰＵＩが未アクセスの場合についてみ
たが、次にＣＰＵ１が既アクセスの状態を考える。まず
ＣＰＵが、既にライトアクセス状態を考えると、このと
きは、信号線１９にｈ工ｇｈが出力されており、フリッ
プフロップ１１と１３は、クリアされ、かつ選択回路が
作動し、ＣＰＵ５からのアクセスが不可能となっている
０次に、ＣＰＵ１がリードアクセス状態を考える。この
とき。

ＣＰＵ５からのアクセスによって２通りの場合がある。

一つは、ＣＰＵ５からのアクセスがライトの場合であり
、このときフリップフロップ１１はセットされるが、ゲ
ート１５によって、信号線２１はｈｉｇｈにならないた
め、ＣＰＵＩからの既リードアクセスが影響を受けるこ
とはない、また、ゲート１６の出力がｈｉｇｈとなり、
信号線２８により、ゲート２９によって、メモリユニッ
ト９からのＤＴＡＣＫ出力が禁止されることにより、Ｃ
ＰＵ５に対して、ＤＴＡＣＫ出力が送信されないため、
ＣＰＬＩ５はアクセスできないことになる。もう一つは
ＣＰＵ５からのアクセスがリードの場合であるが、この
場合には、信号線２８がｌｏｗのままであり、メモリユ
ニット９からのＤＴＡＣＫ信号がゲートされないため、
ＣＰＵ５からのメモリアクセスが可能となる。

以上、述べたように、デュアルポートメモリ管理ユニッ
トは、２つのＣＰＵからのメモリアクセスがリードの場
合には、いずれのアクセスも同時に可能とし、また、い
ずれかあるいは双方のアクセスがライトの場合には、早
い方のライトアクセスを優先としている。また、いずれ
かのＣＰＵが既にリードアクセス状態にある場合、他の
ＣＰＵが更にライトアクセスする場合、それを不可とし
ている。

〔発明の効果〕

本発明によれば、既存ＩＣメモリを用いて、リードアク
セスを同時に可能とし得るデュアルポートメモリを構成
することができるので、共有メモリ方式において、メモ
リアクセスの競合を低減し得る効果がある。

【図面の簡単な説明】

第１図は本発明の概念構成図を示し、第２図は、第１図
におけるデュアルポートメモリ管理ユニットの一構成例
を示す。 １．５・・・ＣＰＵ、３・・・デュアルポートメモリ管
理ユニット、８．９・・・メモリユニット、１１〜１４
・・・フリップフロップ、１５〜１８，２３．２９・・
・ゲート、２２．２６・・・選択回路、２４．２７・・
・セレクタ。

Claims (1)

【特許請求の範囲】
1. メモリ構成方式において、２個のシングルポートメモリ
   と、各メモリにたいするアドレスバスおよびデータバス
   を選択するセレクタ回路と、ライトアクセス競合回避コ
   ントロール回路とを設けたことを特徴とするデュアルポ
   ートメモリ構成方式。