JPH0265153A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0265153A JPH0265153A JP63217110A JP21711088A JPH0265153A JP H0265153 A JPH0265153 A JP H0265153A JP 63217110 A JP63217110 A JP 63217110A JP 21711088 A JP21711088 A JP 21711088A JP H0265153 A JPH0265153 A JP H0265153A
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- dicing
- dicing line
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- semiconductor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体ウェーハに包含された複数の半導体素
子を分離するダイシングラインを具備した半導体装置に
関するものである。
子を分離するダイシングラインを具備した半導体装置に
関するものである。
第３図は、ダイシングラインを具備した従来の半導体装
置を示す図であり、（Ａ＞は半導体素子間にダイシング
ラインのみが形成されている例、（Ｂ）はダイシングラ
イン中にターゲッＩ−マークとか特性評価ｍ；［！笠の
マーク領域を形成した例、（Ｃ）は半導体素子領域の一
部をマーク領域として流用し、半導体素子、ダイシング
ライン及びマーク領域が併存するようにした例を示して
いる。これらの図において、（１）は半導体ウェーハに
形成された半導体素子で、種々の能動素子その他が形成
され、所定の回路が形成された能動領域（２）と、能動
素子その他が形成されていない非能動領域（３）とを有
する０図中の点線はこれら円領域の境界線を示す、なお
、上記半導体素子（１）の表面は、露出させる必要のあ
る部分を除いて通常、二酸化けい素又は窒化けい素を主
成分としたガラスでコーティングされている。（イ）は
各半導体素子を分離するために、半導体素子間に縦横に
形成されたダイシングラインで、シリコンが露出しな状
態となっている。第３図（Ｂ）の（５］ （６］は上記
半導体素子（１）のマスク位置合せ用として設けられた
種々のターゲットマークで、多数のダイシングラインの
うち半導体素子１個、２個とか６個に対して１箇所位の
割合で特定のダイシングライン上にマーク領域（７Ａ）
を設け、このマーク領域内に設けられるものである。
置を示す図であり、（Ａ＞は半導体素子間にダイシング
ラインのみが形成されている例、（Ｂ）はダイシングラ
イン中にターゲッＩ−マークとか特性評価ｍ；［！笠の
マーク領域を形成した例、（Ｃ）は半導体素子領域の一
部をマーク領域として流用し、半導体素子、ダイシング
ライン及びマーク領域が併存するようにした例を示して
いる。これらの図において、（１）は半導体ウェーハに
形成された半導体素子で、種々の能動素子その他が形成
され、所定の回路が形成された能動領域（２）と、能動
素子その他が形成されていない非能動領域（３）とを有
する０図中の点線はこれら円領域の境界線を示す、なお
、上記半導体素子（１）の表面は、露出させる必要のあ
る部分を除いて通常、二酸化けい素又は窒化けい素を主
成分としたガラスでコーティングされている。（イ）は
各半導体素子を分離するために、半導体素子間に縦横に
形成されたダイシングラインで、シリコンが露出しな状
態となっている。第３図（Ｂ）の（５］ （６］は上記
半導体素子（１）のマスク位置合せ用として設けられた
種々のターゲットマークで、多数のダイシングラインの
うち半導体素子１個、２個とか６個に対して１箇所位の
割合で特定のダイシングライン上にマーク領域（７Ａ）
を設け、このマーク領域内に設けられるものである。
このターゲットマークは、第３図（ＩＩ）に示すように
、寸法の大きい大マーク［５］、寸法の小さい小マーク
（６）など種々の大きさのものが設けられ、マスク位置
合せに際して分解能があらい場合は大マーク（（５）が
使用され、分解能がこまかい場合は小マーク（６）が使
用されるものである。又、（８）は同じくマーク領域（
７Ａ）内に設けられた半導体ウェーハの特性評価用の電
極で、半導体ウェーハの製造作業中、製造ラインから抜
きとることなく、半導体ウェーハの電気特性、特に、各
半導体装Ｔ−（１）が形成される部分の局所的な電気特
性を自動的に評価し得るようにしたものである。第３図
（Ｃ）の（７Ｂ）は半導体素子領域の一部を流用して形
成された専用のマーク領域で、ダイシングライン（巾に
よって半導体素子（１）から分離され、第３図（ｎ）の
場合と同様なターゲットマーク＋５１ （６１とか特性
評価用電極（８）が形成されている。
、寸法の大きい大マーク［５］、寸法の小さい小マーク
（６）など種々の大きさのものが設けられ、マスク位置
合せに際して分解能があらい場合は大マーク（（５）が
使用され、分解能がこまかい場合は小マーク（６）が使
用されるものである。又、（８）は同じくマーク領域（
７Ａ）内に設けられた半導体ウェーハの特性評価用の電
極で、半導体ウェーハの製造作業中、製造ラインから抜
きとることなく、半導体ウェーハの電気特性、特に、各
半導体装Ｔ−（１）が形成される部分の局所的な電気特
性を自動的に評価し得るようにしたものである。第３図
（Ｃ）の（７Ｂ）は半導体素子領域の一部を流用して形
成された専用のマーク領域で、ダイシングライン（巾に
よって半導体素子（１）から分離され、第３図（ｎ）の
場合と同様なターゲットマーク＋５１ （６１とか特性
評価用電極（８）が形成されている。
従来の半導体装置は以上のように構成されていたため、
第３図（Δ）の場合には、ダイシングラインの巾をダイ
シングマシンの切り溝の巾そのものにすることができる
が、第３図ＣＢ＞のようにダイシングライン（４）の中
に、ターゲットマーク（５１（６］とか特性評価用電極
（８）のマーク領域を形成している場合には、最も巾の
大きいマークに合わせてダイシングライン（４）の巾が
決定され、しがもマーク領域（７Δ）を含むダイシング
ライン（４）は、その全長にわたって−様な巾とされる
ため、マーク領域を含むダイシングラインで、マークが
形成されていない部分は有効に使用されず損失面積とな
る。又、第３図（Ｃ）のように、専用のマーク領域を形
成する場合には、その分だけ半導体素子として使用し得
る面積が減少することになり、半導体ウェーハ全体に占
める半導体素子の面積の割合いが小さくなり、半導体ウ
ェーハから得られる半導体素子の個数が少なくなるとい
う問題があった。
第３図（Δ）の場合には、ダイシングラインの巾をダイ
シングマシンの切り溝の巾そのものにすることができる
が、第３図ＣＢ＞のようにダイシングライン（４）の中
に、ターゲットマーク（５１（６］とか特性評価用電極
（８）のマーク領域を形成している場合には、最も巾の
大きいマークに合わせてダイシングライン（４）の巾が
決定され、しがもマーク領域（７Δ）を含むダイシング
ライン（４）は、その全長にわたって−様な巾とされる
ため、マーク領域を含むダイシングラインで、マークが
形成されていない部分は有効に使用されず損失面積とな
る。又、第３図（Ｃ）のように、専用のマーク領域を形
成する場合には、その分だけ半導体素子として使用し得
る面積が減少することになり、半導体ウェーハ全体に占
める半導体素子の面積の割合いが小さくなり、半導体ウ
ェーハから得られる半導体素子の個数が少なくなるとい
う問題があった。
また、ダイシングは各ダイシングラインの中央線に沿っ
て行われるが、第３図（Ｂ）及び＜Ｃ＞のように巾の異
なるダイシングライン（４）が含まれている場合には、
ダイシングされた端面がら半導体素子までの寸法が、マ
ーク領域の設けられていたダイシングラインと、マーク
領域が設けられていなかったダイシングラインとで異な
ることになるため、ダイシングされた端面を基準として
半導体素子をみた場合、半導体素子（１）のボンディン
グされるべきＴ、極の位置が変動することになり、その
都度、ボンディングの位置合せに手間取ってダイシング
が自動化しにくいという問題点があった。
て行われるが、第３図（Ｂ）及び＜Ｃ＞のように巾の異
なるダイシングライン（４）が含まれている場合には、
ダイシングされた端面がら半導体素子までの寸法が、マ
ーク領域の設けられていたダイシングラインと、マーク
領域が設けられていなかったダイシングラインとで異な
ることになるため、ダイシングされた端面を基準として
半導体素子をみた場合、半導体素子（１）のボンディン
グされるべきＴ、極の位置が変動することになり、その
都度、ボンディングの位置合せに手間取ってダイシング
が自動化しにくいという問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、マーク領域を半導体素子内に延在させて設けるこ
とにより、ダイシングラインは総て第３図（Ａ）に示す
ように狭い巾のものとして半導体ウェーハを有効に利用
し得るようにすると共に、ダイシングラインの間隔をも
一定に保ちうるようにして自動化を容易にした半導体装
置を得ることを目ｒ１勺とする。
ので、マーク領域を半導体素子内に延在させて設けるこ
とにより、ダイシングラインは総て第３図（Ａ）に示す
ように狭い巾のものとして半導体ウェーハを有効に利用
し得るようにすると共に、ダイシングラインの間隔をも
一定に保ちうるようにして自動化を容易にした半導体装
置を得ることを目ｒ１勺とする。
この発明に係る半導体装置は、マーク領域をダイシング
ラインから、これに隣接した半導体素子内に延在させる
形で形成し、このマーク領域にターゲットマークとか特
性評価用電極を設けるようにしたものである。
ラインから、これに隣接した半導体素子内に延在させる
形で形成し、このマーク領域にターゲットマークとか特
性評価用電極を設けるようにしたものである。
この発明においては、マーク領域をダイシングライン内
に設けず、ダイシングラインから１、これに隣接した半
導体素子内に延在させる形で形成し、このマーク領域に
ターゲットマークとが特性評価用電極を設けるようにし
たので、ターゲラ１〜マークとか特性評価用電極の寸法
に関係なくダイシングラインの幅を第３図（Ａ＞に示す
ような形で狭く設定することができるし、ダイシングラ
インの間隔をも一定に保ちうるようにしたものである。
に設けず、ダイシングラインから１、これに隣接した半
導体素子内に延在させる形で形成し、このマーク領域に
ターゲットマークとが特性評価用電極を設けるようにし
たので、ターゲラ１〜マークとか特性評価用電極の寸法
に関係なくダイシングラインの幅を第３図（Ａ＞に示す
ような形で狭く設定することができるし、ダイシングラ
インの間隔をも一定に保ちうるようにしたものである。
以下、この発明の一実施例を第１図について説明する。
この図において（１）〜（７）は従来の半導体装置と同
様のものであるので説明を省略する。（９）はこの発明
の主要部をｊ１■成するマーク領域であり、ダイシング
ライン（ｌυと交叉して半導体素子（１）の非能動領域
（３）内に延在する形で形成されている。なお、この場
合、第１図に点線て示ずように、非能動領域を比較的広
く設定できる箇所を選定する。
様のものであるので説明を省略する。（９）はこの発明
の主要部をｊ１■成するマーク領域であり、ダイシング
ライン（ｌυと交叉して半導体素子（１）の非能動領域
（３）内に延在する形で形成されている。なお、この場
合、第１図に点線て示ずように、非能動領域を比較的広
く設定できる箇所を選定する。
そしてダイシングライン（４１は縦横とも半導体素子（
］）の周縁部に沿って一定間隔で設けられ、そのｌ＋は
、いずれの部分についてもダイシングマシンのリリ講の
巾に対応した狭いものとする（例えば９０ｐ ｍ ）。
］）の周縁部に沿って一定間隔で設けられ、そのｌ＋は
、いずれの部分についてもダイシングマシンのリリ講の
巾に対応した狭いものとする（例えば９０ｐ ｍ ）。
又、マークのうち特性評価用電極（８）については寸法
が小さく、上記の如く設定された中挟のダイシングライ
ンよりも小さいものであるため、必ずしもマーク領域（
９）内に設ける必要はなく、その−・部が第１図に示す
如く、ダイシングライン（／ｉ）上に設けられても何ら
支障はないものである。
が小さく、上記の如く設定された中挟のダイシングライ
ンよりも小さいものであるため、必ずしもマーク領域（
９）内に設ける必要はなく、その−・部が第１図に示す
如く、ダイシングライン（／ｉ）上に設けられても何ら
支障はないものである。
第２図はこの発明の他の実施例を示すもので、マーク領
域（９）をダイシングライン（４）の交叉部に設けたち
ので、この交叉部に隅接する４つの半導体素子（１）の
コーナ一部に夫々延在する形で形成されているものであ
る。この実施例においてもターゲットマーク（５１［６
１及び特性評価用電極（８）をマーク領域（９）に集中
させて配設することにより、ダイシングライン（４）を
狭巾に、がつ間沼を一定にすることがてき、半導体ウェ
ーハを有効に利用することができる。なお、この実施例
では、Ａｆｔ ｆＭのダイシングライン（用の交叉部を
マーク領域（９）に含むため半導体素子（１）の非能動
領域（３）内に延在する面積が少なくなる。
域（９）をダイシングライン（４）の交叉部に設けたち
ので、この交叉部に隅接する４つの半導体素子（１）の
コーナ一部に夫々延在する形で形成されているものであ
る。この実施例においてもターゲットマーク（５１［６
１及び特性評価用電極（８）をマーク領域（９）に集中
させて配設することにより、ダイシングライン（４）を
狭巾に、がつ間沼を一定にすることがてき、半導体ウェ
ーハを有効に利用することができる。なお、この実施例
では、Ａｆｔ ｆＭのダイシングライン（用の交叉部を
マーク領域（９）に含むため半導体素子（１）の非能動
領域（３）内に延在する面積が少なくなる。
この発明は以上説明したとおり、マーク領域をダイシン
グラインから、これに隣接した半導体素子内に延在する
形で形成し、このマーク領域に、半導体素子の位置合せ
用のターゲットマークとか半導体ウェーハの特性評価用
電極を設けるようにしたため、ダイシングラインは、タ
ーゲットマークとか特性評価用電極の寸法に関係なく、
狭い巾に設定でき、従って半導体ウェーハを有効に利用
し得るものである。又、ダイシングラインの間隔な一定
にすることができるなめ、ダイシングを自動化すること
も可能となるものである。
グラインから、これに隣接した半導体素子内に延在する
形で形成し、このマーク領域に、半導体素子の位置合せ
用のターゲットマークとか半導体ウェーハの特性評価用
電極を設けるようにしたため、ダイシングラインは、タ
ーゲットマークとか特性評価用電極の寸法に関係なく、
狭い巾に設定でき、従って半導体ウェーハを有効に利用
し得るものである。又、ダイシングラインの間隔な一定
にすることができるなめ、ダイシングを自動化すること
も可能となるものである。
第１図はこの発明の一実施例を示す拡大平面図、第２図
はこの発明の池の実施例を示す拡大平面図、第３図は従
来の半導体装置を示す拡大平面図で、（Ａｌは半導体素
子間にダイシングラインのみが形成された例、（Ｂ）は
ダイシングラインの中にマーク領域を形成した例、（Ｃ
）はマーク領域とダイシングラインをＯｔ存させた例を
示す。 図において、（１）は半導体素子、（２は能動領域、（
３）は非能動領域、（イ）はダイシングライン、ｆ５）
ｆ６）はターゲラ１〜マーク、（７Ａ） （７１１３
）（９１はマーク領域、（８）は特性評価用７Ｔ：ｂ極
である。 なお、各図中同一符号は同一または相当部分を示す。 第１図 Ｑ糺勧磯域 ７Ｅンン７ライン デ マーク領域 第２図 代理人 弁理士 大 岩 増 雄
はこの発明の池の実施例を示す拡大平面図、第３図は従
来の半導体装置を示す拡大平面図で、（Ａｌは半導体素
子間にダイシングラインのみが形成された例、（Ｂ）は
ダイシングラインの中にマーク領域を形成した例、（Ｃ
）はマーク領域とダイシングラインをＯｔ存させた例を
示す。 図において、（１）は半導体素子、（２は能動領域、（
３）は非能動領域、（イ）はダイシングライン、ｆ５）
ｆ６）はターゲラ１〜マーク、（７Ａ） （７１１３
）（９１はマーク領域、（８）は特性評価用７Ｔ：ｂ極
である。 なお、各図中同一符号は同一または相当部分を示す。 第１図 Ｑ糺勧磯域 ７Ｅンン７ライン デ マーク領域 第２図 代理人 弁理士 大 岩 増 雄
Claims (1)
- 複数の半導体素子を有する半導体ウェーハ、この半導体
ウェーハの上記半導体素子間に設けられ各半導体素子を
分離するダイシングライン、このダイシングラインから
、これに隣接した上記半導体素子内に延在したマーク領
域、及びこのマーク領域に設けられた上記半導体素子の
位置合せ用のターゲットマーク又は上記半導体ウェーハ
の特性評価用電極を備えた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63217110A JPH0265153A (ja) | 1988-08-30 | 1988-08-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63217110A JPH0265153A (ja) | 1988-08-30 | 1988-08-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0265153A true JPH0265153A (ja) | 1990-03-05 |
Family
ID=16699006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63217110A Pending JPH0265153A (ja) | 1988-08-30 | 1988-08-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0265153A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5430325A (en) * | 1992-06-30 | 1995-07-04 | Rohm Co. Ltd. | Semiconductor chip having dummy pattern |
| US5496777A (en) * | 1993-08-26 | 1996-03-05 | Oki Electric Industry Co., Ltd. | Method of arranging alignment marks |
| JP2000260733A (ja) * | 1999-03-11 | 2000-09-22 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1988
- 1988-08-30 JP JP63217110A patent/JPH0265153A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5430325A (en) * | 1992-06-30 | 1995-07-04 | Rohm Co. Ltd. | Semiconductor chip having dummy pattern |
| US5496777A (en) * | 1993-08-26 | 1996-03-05 | Oki Electric Industry Co., Ltd. | Method of arranging alignment marks |
| JP2000260733A (ja) * | 1999-03-11 | 2000-09-22 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US6303470B1 (en) * | 1999-03-11 | 2001-10-16 | Oki Electric Industry Co., Ltd. | Semiconductor wafer and method for manufacturing semiconductor devices |
| US6590274B2 (en) | 1999-03-11 | 2003-07-08 | Oki Electric Industry Co., Ltd. | Semiconductor wafer and method for manufacturing semiconductor devices |
| US6893943B2 (en) | 1999-03-11 | 2005-05-17 | Oki Electric Industry Co., Ltd. | Method of dividing a semiconductor wafer |
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