JPH0265525A - 位相同期回路 - Google Patents
位相同期回路Info
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- JPH0265525A JPH0265525A JP63217936A JP21793688A JPH0265525A JP H0265525 A JPH0265525 A JP H0265525A JP 63217936 A JP63217936 A JP 63217936A JP 21793688 A JP21793688 A JP 21793688A JP H0265525 A JPH0265525 A JP H0265525A
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- JP
- Japan
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- switching
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- voltage controlled
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- 230000010355 oscillation Effects 0.000 claims abstract description 29
- 230000001360 synchronised effect Effects 0.000 claims abstract description 4
- 238000012544 monitoring process Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は位相同期回路（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌ
ｏｏｐ ：以下ＰＬＬと略す）に関し、特に入カシツ
タ特性を改善したＰＬＬに関する。
ｏｏｐ ：以下ＰＬＬと略す）に関し、特に入カシツ
タ特性を改善したＰＬＬに関する。
従来のＰＬＬの一例を第３図に示す。図において、ｌは
位相比較回路、２は電圧制御発振回路、３は低域通過回
路である。即ち、入力信号ｓ１と電圧制御発振回路２の
出力信号Ｓ４とを位相比較回路ｌで比較し、両者を比較
した結果の出力信号Ｓ２を低域通過回路３を通して得た
出力信号ｓ３により電圧制御発振回路２を制御する構成
となっている。
位相比較回路、２は電圧制御発振回路、３は低域通過回
路である。即ち、入力信号ｓ１と電圧制御発振回路２の
出力信号Ｓ４とを位相比較回路ｌで比較し、両者を比較
した結果の出力信号Ｓ２を低域通過回路３を通して得た
出力信号ｓ３により電圧制御発振回路２を制御する構成
となっている。
上述した従来のＰＬＬは、出カシ２夕特性を良好に保つ
ためにシフタ通過域（雑音帯域幅）を極力低く抑えてい
る。しかし、例えばＦＭ変調で特性付けられる入力低周
波ジッタ量に対して、ＰＬＬの同期特性にヒステリシス
が存在するため、即ち、ＦＭ変調の低周波変調領域にお
ける周波数偏移量の変化に対してヒステリシスが存在す
るため、人カシツタ特性を劣化させるという問題がある
。
ためにシフタ通過域（雑音帯域幅）を極力低く抑えてい
る。しかし、例えばＦＭ変調で特性付けられる入力低周
波ジッタ量に対して、ＰＬＬの同期特性にヒステリシス
が存在するため、即ち、ＦＭ変調の低周波変調領域にお
ける周波数偏移量の変化に対してヒステリシスが存在す
るため、人カシツタ特性を劣化させるという問題がある
。
本発明はこの入カシツタ特性を改善したＰＬＬを提供す
ることを目的とする。
ることを目的とする。
本発明のＰＬＬは、入力信号と電圧制御発振回路の出力
信号の位相差を検出する位相比較回路と、該位相比較回
路出力信号とその低域信号成分とを切替える切替回路と
、前記電圧制御発振回路の同期、非同期状態及び入力信
号の周波数成分を監視して前記切替回路を切替制御する
入出力信号監視回路とを備えている。
信号の位相差を検出する位相比較回路と、該位相比較回
路出力信号とその低域信号成分とを切替える切替回路と
、前記電圧制御発振回路の同期、非同期状態及び入力信
号の周波数成分を監視して前記切替回路を切替制御する
入出力信号監視回路とを備えている。
上述した構成では、位相比較回路の出力信号とその低域
信号成分とを切替えて電圧制御発振回路を制御すること
ができ、ＰＬＬの同期特性に存在するヒステリシスを除
去させる。
信号成分とを切替えて電圧制御発振回路を制御すること
ができ、ＰＬＬの同期特性に存在するヒステリシスを除
去させる。
次に、本発明を図面を参照して説明する。
第１図は本発明の第１実施例のブロック図である。
ＦＭ変調で特性付けられる入カシツタ信号Ｓｌ（以下Ｆ
Ｍ変調信号と記す）の位相と電圧制御発振回路２の出力
信号Ｓ４の位相を位相比較回路１にて比較する。そして
、高域信号成分を含んでいる出力信号Ｓ２の一部を低域
通過回路３を通して低域信号成分Ｓ５とし、この低域信
号成分Ｓ５と前記出力信号Ｓ２とを、ある同期を持って
連続的に制御する第１切替制御回路５により制御される
第１切替回路６において切替え、出力信号Ｓ７を出力す
る。
Ｍ変調信号と記す）の位相と電圧制御発振回路２の出力
信号Ｓ４の位相を位相比較回路１にて比較する。そして
、高域信号成分を含んでいる出力信号Ｓ２の一部を低域
通過回路３を通して低域信号成分Ｓ５とし、この低域信
号成分Ｓ５と前記出力信号Ｓ２とを、ある同期を持って
連続的に制御する第１切替制御回路５により制御される
第１切替回路６において切替え、出力信号Ｓ７を出力す
る。
この第１切替回路６の出力信号Ｓ７は、入出力信号監視
回路４からの第２切替回路制御信号Ｓ８により制御され
る第２切替回路７において、前記位相比較回路ｌの低域
信号成分Ｓ５と切替え、電圧制御発振回路制御信号Ｓ３
として出力する。この電圧制御発振回路制御信号Ｓ３は
電圧制御発振回路２を制御することは言うまでもない。
回路４からの第２切替回路制御信号Ｓ８により制御され
る第２切替回路７において、前記位相比較回路ｌの低域
信号成分Ｓ５と切替え、電圧制御発振回路制御信号Ｓ３
として出力する。この電圧制御発振回路制御信号Ｓ３は
電圧制御発振回路２を制御することは言うまでもない。
入出力信号監視回路４は、ＦＭ変調信号Ｓ１に対して電
圧制御発振回路出力信号Ｓ４が同期状態にある時は、第
２切替回路７を図示下側に切替え、前記電圧制御発振回
路制御信号Ｓ３として位相比較回路ｌの低域信号成分Ｓ
５が出力されるように制御する。
圧制御発振回路出力信号Ｓ４が同期状態にある時は、第
２切替回路７を図示下側に切替え、前記電圧制御発振回
路制御信号Ｓ３として位相比較回路ｌの低域信号成分Ｓ
５が出力されるように制御する。
また、人力信号監視回路４は、ＦＭ変調信号Ｓ１に対し
て電圧制御発振回路出力信号Ｓ４が非同期状態にある時
は、ＦＭ変調信号Ｓ１の変調周波数成分を監視し、その
変調周波数成分に応じて次の動作を行う。
て電圧制御発振回路出力信号Ｓ４が非同期状態にある時
は、ＦＭ変調信号Ｓ１の変調周波数成分を監視し、その
変調周波数成分に応じて次の動作を行う。
即ち、即ちヒステリシスの存在する周波数領域では、第
２切替回路７を図示上側に切替え、第１切替回路６の出
力信号Ｓ７を第２切替回路７より出力するように制御す
る。これは、高域信号成分を含んでいる位相比較回路出
力信号Ｓ２の制御により電圧制御発振回路出力信号Ｓ４
をＦＭ変調信号Ｓｌに予め追従させ、第１切替回路６に
おいて位相比較回路出力信号Ｓ２の低域信号成分Ｓ５の
制御に切替えた場合でも、ＰＬＬの応答性より電圧制御
発振回路出力信号Ｓ４をＦＭ変調信号Ｓ１に追従させ、
ヒステリシスを除去することができる。
２切替回路７を図示上側に切替え、第１切替回路６の出
力信号Ｓ７を第２切替回路７より出力するように制御す
る。これは、高域信号成分を含んでいる位相比較回路出
力信号Ｓ２の制御により電圧制御発振回路出力信号Ｓ４
をＦＭ変調信号Ｓｌに予め追従させ、第１切替回路６に
おいて位相比較回路出力信号Ｓ２の低域信号成分Ｓ５の
制御に切替えた場合でも、ＰＬＬの応答性より電圧制御
発振回路出力信号Ｓ４をＦＭ変調信号Ｓ１に追従させ、
ヒステリシスを除去することができる。
また、ヒステリシスの存在しない領域では、位相比較回
路出力信号Ｓ２の低域信号成分Ｓ５が第１切替回路６を
介することなく、第２切替回路７より出力されるように
制御する。
路出力信号Ｓ２の低域信号成分Ｓ５が第１切替回路６を
介することなく、第２切替回路７より出力されるように
制御する。
第２図は本発明の第２実施例のブロック図であり、第１
図と同一部分には同一符号を付しである。
図と同一部分には同一符号を付しである。
この実施例では、単一の切替回路８で位相比較回路１の
出力信号Ｓ２と、その低域信号成分Ｓ５とを切替えて電
圧制御発振回路信号Ｓ３を出力するように構成している
。また、この切替回路８は、入出力信号監視回路４から
の制御信号Ｓ９と、切替パルス発生回路１０からの切替
パルス信号ＳＩＯによって制御される切替制御回路９か
らの切替回路制御信号Ｓｌｌにより切替えるように構成
している。
出力信号Ｓ２と、その低域信号成分Ｓ５とを切替えて電
圧制御発振回路信号Ｓ３を出力するように構成している
。また、この切替回路８は、入出力信号監視回路４から
の制御信号Ｓ９と、切替パルス発生回路１０からの切替
パルス信号ＳＩＯによって制御される切替制御回路９か
らの切替回路制御信号Ｓｌｌにより切替えるように構成
している。
つまり、ＦＭ変調信号３１に対して電圧制御発振回路出
力信号Ｓ４が同期状態にある時には、入出力信号監視回
路４では、同期状態である制御信号Ｓ９を切替制御回路
９へ送り、切替制御回路９は切替回路８からの電圧制御
発振回路信号Ｓ３に位相比較回路出力信号Ｓ２の低域信
号成分Ｓ５が出力されるように制御する。
力信号Ｓ４が同期状態にある時には、入出力信号監視回
路４では、同期状態である制御信号Ｓ９を切替制御回路
９へ送り、切替制御回路９は切替回路８からの電圧制御
発振回路信号Ｓ３に位相比較回路出力信号Ｓ２の低域信
号成分Ｓ５が出力されるように制御する。
また、ＦＭ変調信号Ｓ１に対して電圧制御発振回路出力
信号Ｓ４が非同期状態である時には、入出力信号監視回
路４はＦＭ変調信号Ｓ１の変調周波数成分を監視し、そ
の変調周波数成分情報による制御信号Ｓ９を切替制御回
路９へ送る。切替制御回路９では制御信号Ｓ９に応じて
、ヒステリシスの存在する領域では、位相比較回路出力
信号Ｓ２とその低域信号成分Ｓ５とを、切替パルス発生
回路１０にて発生するある周期を持った切替パルス信号
Ｓ１０の制御の基に、切替回路８を連続的に切替制御す
る。
信号Ｓ４が非同期状態である時には、入出力信号監視回
路４はＦＭ変調信号Ｓ１の変調周波数成分を監視し、そ
の変調周波数成分情報による制御信号Ｓ９を切替制御回
路９へ送る。切替制御回路９では制御信号Ｓ９に応じて
、ヒステリシスの存在する領域では、位相比較回路出力
信号Ｓ２とその低域信号成分Ｓ５とを、切替パルス発生
回路１０にて発生するある周期を持った切替パルス信号
Ｓ１０の制御の基に、切替回路８を連続的に切替制御す
る。
又、ヒステリシスの存在しない領域では、位相比較回路
出力信号Ｓ２の低域信号成分Ｓ５を切替回路８から出力
するように制御する。
出力信号Ｓ２の低域信号成分Ｓ５を切替回路８から出力
するように制御する。
以上説明したように本発明は、位相比較回路出力信号と
その低域信号成分とを切替える切替回路と、電圧制御発
振回路の同期、非同期状態及び入力信号の周波数成分を
監視して切替回路を制御する入出力信号監視回路とを備
えているので、位相比較回路の出力信号とその低域信号
成分とを切替えて電圧制御発振回路を制御することがで
き、ＦＭ変調で特性付けられる入カシツタ量に対して、
ＰＬＬ回路の同期特性に存在するヒステリシスを除去し
、入カシツタ特性を改善できる効果がある。
その低域信号成分とを切替える切替回路と、電圧制御発
振回路の同期、非同期状態及び入力信号の周波数成分を
監視して切替回路を制御する入出力信号監視回路とを備
えているので、位相比較回路の出力信号とその低域信号
成分とを切替えて電圧制御発振回路を制御することがで
き、ＦＭ変調で特性付けられる入カシツタ量に対して、
ＰＬＬ回路の同期特性に存在するヒステリシスを除去し
、入カシツタ特性を改善できる効果がある。
第１図は本発明の位相同期回路の第１実施例のブロック
図、第２図は本発明の第２実施例のブロック図、第３図
は従来の位相同期回路のブロック図である。 １・・・位相比較回路、２・・・電圧制御発振回路、３
・・・低域通過回路、４・・・入出力信号監視回路、５
・・・第１切替制御回路、６・・・第１切替回路、７・
・・第２切替回路、８・・・切替回路、９・・・切替制
御回路、ｌＯ・・・切替パルス発生回路、Ｓｌ・・・入
力信号（ＦＭ変調信号）、Ｓ２・・・位相比較回路出力
信号、Ｓ３・・・電圧制御発振回路制御信号、Ｓ４・・
・電圧制御発振回路出力信号、Ｓ５・・・低域信号成分
、Ｓ６・・・第１切替回路制御信号、Ｓ７・・・第１切
替回路出力信号、Ｓ８・・・第２切替回路制御信号、Ｓ
９・・・切替制御信号、３１０・・・切替パルス信号、
Ｓｌｌ・・・切替回路制御信号。 第１図 第２図 （吻贅回路 第３図
図、第２図は本発明の第２実施例のブロック図、第３図
は従来の位相同期回路のブロック図である。 １・・・位相比較回路、２・・・電圧制御発振回路、３
・・・低域通過回路、４・・・入出力信号監視回路、５
・・・第１切替制御回路、６・・・第１切替回路、７・
・・第２切替回路、８・・・切替回路、９・・・切替制
御回路、ｌＯ・・・切替パルス発生回路、Ｓｌ・・・入
力信号（ＦＭ変調信号）、Ｓ２・・・位相比較回路出力
信号、Ｓ３・・・電圧制御発振回路制御信号、Ｓ４・・
・電圧制御発振回路出力信号、Ｓ５・・・低域信号成分
、Ｓ６・・・第１切替回路制御信号、Ｓ７・・・第１切
替回路出力信号、Ｓ８・・・第２切替回路制御信号、Ｓ
９・・・切替制御信号、３１０・・・切替パルス信号、
Ｓｌｌ・・・切替回路制御信号。 第１図 第２図 （吻贅回路 第３図
Claims (1)
- １、位相同期を確立する位相同期回路において、入力信
号と電圧制御発振回路の出力信号の位相差を検出する位
相比較回路と、該位相比較回路出力信号とその低域信号
成分とを切替える切替回路と、前記電圧制御発振回路の
同期、非同期状態及び入力信号の周波数成分を監視して
前記切替回路を切替制御する入出力信号監視回路とを備
えることを特徴とする位相同期回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63217936A JP2610171B2 (ja) | 1988-08-31 | 1988-08-31 | 位相同期回路 |
| US07/399,330 US4942371A (en) | 1988-08-31 | 1989-08-28 | Phase-locked loop having improved input jitter characteristics |
| DE68919178T DE68919178T2 (de) | 1988-08-31 | 1989-08-30 | Phasenregel-Schleife. |
| EP89308724A EP0357374B1 (en) | 1988-08-31 | 1989-08-30 | Phase-locked loop |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63217936A JP2610171B2 (ja) | 1988-08-31 | 1988-08-31 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0265525A true JPH0265525A (ja) | 1990-03-06 |
| JP2610171B2 JP2610171B2 (ja) | 1997-05-14 |
Family
ID=16712028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63217936A Expired - Lifetime JP2610171B2 (ja) | 1988-08-31 | 1988-08-31 | 位相同期回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4942371A (ja) |
| EP (1) | EP0357374B1 (ja) |
| JP (1) | JP2610171B2 (ja) |
| DE (1) | DE68919178T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0770994B2 (ja) * | 1989-01-12 | 1995-07-31 | 松下電器産業株式会社 | 位相同期回路 |
| US5036294A (en) * | 1990-12-03 | 1991-07-30 | Motorola Inc. | Phase locked loop having low-frequency jitter compensation |
| JPH08213901A (ja) * | 1995-02-02 | 1996-08-20 | Fujitsu Ltd | 位相同期回路及びこれを構成するための回路装置並びに位相同期回路を用いた電子装置 |
| US5926515A (en) * | 1995-12-26 | 1999-07-20 | Samsung Electronics Co., Ltd. | Phase locked loop for improving a phase locking time |
| JPH10257041A (ja) * | 1997-03-11 | 1998-09-25 | Sony Corp | フェイズロックドループ回路及び再生装置 |
| US6341355B1 (en) | 1999-03-16 | 2002-01-22 | Lsi Logic Corporation | Automatic clock switcher |
| JP3849368B2 (ja) * | 1999-09-21 | 2006-11-22 | 株式会社富士通ゼネラル | Ｐｌｌ回路 |
| US6255871B1 (en) * | 2000-01-10 | 2001-07-03 | General Electric Company | Method and apparatus for improving capture and lock characteristics of phase lock loops |
| GB2388978B (en) * | 2002-05-14 | 2004-12-15 | Synad Technologies Ltd | A phase locking loop frequency synthesiser |
Citations (3)
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| JPS6397016A (ja) * | 1986-10-14 | 1988-04-27 | Nec Corp | 位相同期発振回路 |
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|---|---|---|---|---|
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| US4007429A (en) * | 1976-01-19 | 1977-02-08 | Gte International Incorporated | Phase-locked loop having a switched lowpass filter |
| DE2738648C3 (de) * | 1977-08-26 | 1980-05-22 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Schaltung zur Regeneration für insbesondere digitale Signale |
| DE2951283A1 (de) * | 1979-12-20 | 1981-07-02 | Robert Bosch Gmbh, 7000 Stuttgart | Phasenregelkreis |
| US4758801A (en) * | 1985-07-11 | 1988-07-19 | Siemens Aktiengesellschaft | Dynamic control system with switchable filter-function groups |
-
1988
- 1988-08-31 JP JP63217936A patent/JP2610171B2/ja not_active Expired - Lifetime
-
1989
- 1989-08-28 US US07/399,330 patent/US4942371A/en not_active Expired - Fee Related
- 1989-08-30 DE DE68919178T patent/DE68919178T2/de not_active Expired - Fee Related
- 1989-08-30 EP EP89308724A patent/EP0357374B1/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4886412A (ja) * | 1972-02-16 | 1973-11-15 | ||
| JPS59198028A (ja) * | 1983-04-26 | 1984-11-09 | Anritsu Corp | 位相同期回路 |
| JPS6397016A (ja) * | 1986-10-14 | 1988-04-27 | Nec Corp | 位相同期発振回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE68919178T2 (de) | 1995-03-30 |
| EP0357374A3 (en) | 1991-02-27 |
| EP0357374B1 (en) | 1994-11-02 |
| EP0357374A2 (en) | 1990-03-07 |
| DE68919178D1 (de) | 1994-12-08 |
| US4942371A (en) | 1990-07-17 |
| JP2610171B2 (ja) | 1997-05-14 |
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