JPH0266621A - メモリアドレス制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、データ処理装置におけるメモリアドレス制御
回路に関し、特にデータ転送処理中に転送されるデータ
の内容に従ってメモリアドレスを変更するメモリアドレ
ス制御回路に関する。

従来の技術 従来のデータ処理装置におけるメモリアドレス制御回路
、例えばＤＭＡ　（直接メモリ・アクセス方式）コント
ローラにおいては、周辺データ入出力装胃とメモリ間で
データ転送を行う場合に、転送されるデータをＤＭＡコ
ントローラ内に取り込むことなく、即ち該データを参照
し、それに従って転送先アドレスを決定することなく、
転送先アドレスを連続的に更新することによってのみデ
ータ転送を行うことが一般的である。

このようなデータ処理装置の構成については、以下のよ
うな文献に記載されている。

（１）　ｒ　３種類の転送モードを備える６８０００用
ＤＭＡコントローラ」。

日経エレクトロニクス、　１９８２年８月２日号。

１２９〜１５８ページ、 （２）「日立製作所Ｈ３６８４５０ＤＭＡコントローラ
アプリケーションノート」。

日立製作所、昭和５９年２月（第２版）、（３）　ｒＭ
ｉｃｒｏｓｙｓｔｅｍ　Ｃｏｍｐｏｎｅｎｔｓ　Ｈａｎ
ｄｂｏｏｋ、　Ｖｏｌ、　ＩＩ　ＪＩｎｔｅｌ、　１９
３５゜ 発明が解決しようとする課題 上述のような従来のメモリアドレス制御回路を用いた場
合、以下に述べるような問題がある６即ち、例えばディ
スクコントロールシステムにおいて、ディスクの回転待
ち時間を小さくするために、セクタの論理的な順番を無
視して１トラツク上のデータを物理的に読取り可能なセ
クタから順次読取るシステムがある。このようなシステ
ムにおいては、−旦データをメモリ上に読取った後にメ
モリ上のデータを論理的な順番に並べ換える必要がある
。ところが、このような方法では、データの並べ換え処
理のためにホストシステムに大きな負担がかかる。また
、ディスクからの読取りデータに対するホストシステム
からのアクセス時間が長くなる。

第４図は、従来のＤＭＡコントローラを用いたディスク
コントロールシステムのデータ読取り結果の一例を示す
図である。

第４図において、ＩＮＤＥＸはディスクのインデクスパ
ルス信号を、ＴＲＡＣＫはディスクの１トラツク上のセ
クタの物理的配置をそれぞれ示している。ここで、＃１
、＃２、＃３・・・＃３０、＃３１は各セクタの論理セ
クタ番号を示し、空白で示されるＧＡＰはトラック上の
ギャップ領域を示す。また、５ＴＡＲＴはディスクコン
トロールシステムがデータの読取りを開始した時刻ＥＮ
Ｄは、ディスクコントロールシステムがデータの読取り
を終了した時刻を示し、ＭＥＭＯＲＹはメモリ上に転送
された各セクタのデータのメモリ上での配置を示す。更
に、αはディスク回転待ち時間を示す。

ここで、ディスクコントロールシステムがデータの読取
り処理を開始してから実際にデータの読取りを開始する
までのディスクの回転待ち時間αを小さくするために、
１トラツク上のデータをセクタの論理的な順番を無視し
て物理的に最初に読取り可能なセクタ＃１７から順次読
取った状態では、メモリ上に転送したデータは＃１７、
＃２・・・＃３０、＃１５、＃３１、＃０、＃１６、＃
１の順序でメモリに格納されている。従って、各セクタ
のデータを論理的な順番、即ち＃１、＃２、＃３・・・
＃３０、＃３１となるように並べ換える処理が必要とな
る。

そこで、本発明の目的は、データ転送中に自動的に転送
先アドレスを変更し、かつ転送先アドレスの変更に関与
したデータを自動的に破棄する機能を有する新規なメモ
リアドレス制御回路を提供することにある。

課題を解決するための手段 即ち、本発明に従い、データ転送処理を実行するデータ
処理装置であって、転送すべきデータの転送量をカウン
トする計数回路と、転送先メモリのデータ格納アドレス
を演算するアドレス演算回路と、メモリへのデータ書き
込み制御信号を出力する書き込み制御信号出力回路と、
該データの転送先でのアドレスを生成するために必要な
値を保持する保持回路と、該保持回路に保持された値と
該計数回路の出力とを比較する比較回路と、該比較回路
の比較結果に応じて該データのうちの一方を取り込むデ
ータラッチ回路と、該比較回路の比較結果と該データラ
ッチ回路のラッチしたデータとの内容に従って該アドレ
ス演算回路の出力を変換する変換回路と、該データラッ
チ回路のデータ取り込みに同期して該書き込み信号を制
御する制御回路とを備え、転送するデータの内容により
自動的に転送先アドレスを変更し、更に、アドレス変更
のために用いたデータを、必要に応じて破棄する機能有
することを特徴とするメモリアドレス制御回路が提供さ
れる。

作用 本発明のメモリアドレス制御回路は、データ転送中の上
位装置の介入なしに、転送するデータの内容に従ってメ
モリアドレスを自動的に変更し、更に、メモリアドレス
変更のために用いたデータをメモリに転送せずに自動的
に破棄する機能を有している。従って、上位装置の負荷
を増加することなく、データ転送の処理速度を維持ある
いは向上することができる。

実施例 以下に図面を参照して本発明をより具体的に詳述するが
、以下の開示は本発明の一実施例に過ぎず、本発明の技
術Ｔｃｉ範囲を何ら限定するものではない。

実施例１ 第１図は、本発明に従うシステムの構成例を示すブロッ
ク図である。

この装置は、データバス１０５を介して互いに接続され
たカウントレジスタ１と、装飾テーブル５とアドレスレ
ジスタ３とを備えている。ここで、１６ビツトカウント
レジスタ１は、その内容を１減算するカウント減算器２
と相互に接続されており、また、２４ビツトアドレスレ
ジスタ３は、その内容を１減算または１加算するアドレ
ス加減算器４と相互に接続されている。また、装飾テー
ブル５は、人力された８ビツトデータを、２４ビツトア
ドレスレジスタ３に与えるべき２４ビツトデータに変換
して出力する。

更に、カウントレジスタ１は、１６ビツト比較レジスタ
６に接続されており、この１６ビツト比較レジスタは、
保持している値の一部（本実施例の場合は下位８ビツト
）と１６ビツトカウントレジスタ１の内容の一部（本実
施例の場合は下位８ビツト）とを比較する。

また、この比較レジスタ６は、ＤＭＡコントローラが？
イスマスクとなってＤＭＡ転送中であることを示すＤＭ
Ａサイクル信号１０２を入力されてＤＭＡサイクル中に
データ転送のための読み出し制御信号を出力するタイミ
ング制御回路７の制御の下に動作する。ここで、タイミ
ング制御回路７の出力は、更に、書き込み制御回路８に
も入力されており、書き込み制御回路８は、比較レジス
タ６の比較結果に応じて転送データをメモリに書き込む
タイミングを指示する書き込み制御信号１０３を出力す
る。

尚、１６ビツトカウントレジスタ１の内容が”　０００
０　Ｈ”となったときには、ゼロ信号１１１がタイミン
グ制御回路７に出力される。

第２図（ａ）〜（６）は、第１図に示すシステムにおけ
るレジスタおよび修飾テーブルの内容を示す図であり、
第２図（ａ）は修飾テーブル５のアドレスと出力値との
関係を、第２図ら）は１６ビツトカウントレジスタ１の
初期値を、第２図（Ｃ）は１６ビツト比較レジスタ６の
内容を、第２図（ｄ）は２４ビツトアドレスレジスタ３
の初期値をそれぞれ示している。

以下に、第１図に示したシステムの動作を第２図（ａ）
〜（ｄ）を参照しながら説明する。

本実施例において、１６ビツト比較レジスタ６による比
較動作は該１６ビツト比較レジスタ６内の下位８ビツト
と１６ビツトカウントレジスタ１内の下位８ビツトにつ
いて行われるものとする。

ＤＭＡサイクル信号１０２がアクティブになるとタイミ
ング制御回路７は一定周期のパルス信号を読み出し制御
信号１０１上に出力する。

最初のパルスにより読み出し制御信号１０１がアクティ
ブになると１６ビツト比較レジスタ６の比較動作が指示
される。このとき、第２図（５）、（Ｃ）に示すように
１６ビツトカウントレジスタ１および１６ビツト比較レ
ジスタ６の下位８ビツトの内容が共に”　００　Ｂ”で
あるので、一致検出信号１０４がアクティブになること
により８ビツト幅データバス１０５上のデータをラッチ
する。

一方、８ビツト幅データバス１０５上のデータ即ち、読
み出し制御信号１０１がアクティブになることにより転
送されるデータの内容がＩＥＨ’″であった場合、修飾
テーブル１０５のアドレス゛’ｌｅＨ″′を参照するこ
とにより’８０１０８２Ｍ”が２４ビット幅バス１０９
上に出力される。２４ビツトアドレスレジスタ３の内容
は一致検出信号１０４により定まるタイミングで“８０
１ＤＥ２Ｒ″′に変更される。

書き込み制御回路８は、読み出し制御信号１０１がアク
ティブになった後に一致検出信号１０４がアクティブに
なった場合、換言すれば読み出し制御信号１０１および
一致検出信号１０４が共にアクティブになった場合は書
き込み制御信号１０３をアクティブ状態にしない。従っ
て、１６ビツトカウントレジスタ１および１６ビツト比
較レジスタ６の下位８ビツトの内容が一致した場合は、
読み出し制御信号１０１により８ビツト幅データバス１
０５上に読み出されたデータは、修飾テーブル５にラッ
チされるのみでメモリ等にＤＭＡ転送されることはない
。

その後、カウント減算器２により１６ビツトカウントレ
ジスタ１の内容が１減算されて″ＩＦＦｈ”　となる。

尚、一致検出信号１０４がアクティブになった直後はア
ドレス加減算器４により２４ビツトアドレスレジスタ３
の内容は更新されず保持される。

一定時間後に読み出し制御信号１０１が再度アクティブ
になると１６ビツト比較レジスタ６による比較動作が指
示されるが、１６ビツトカウントレジスタ１の下位８ビ
ツトの内容が’　Ｆ　Ｆ　Ｈ”となっているため一致検
出信号１０４がアクティブとなることはない。この場合
、書き込み制御回路８により書き込み制御信号１０３が
アクティブとなり、８ビア）幅データバス１０５上のデ
ータはメモリ等へＤＭＡ転送される。１バイトのデータ
転送が終了すると１６ビツトカウントレジスタ１の内容
は再び１減算され、２４ビツトアドレスレジスタ３の内
容もアドレス加減算器４により１加算されて８０１ＤＥ
３．”となる。

以下同様に、次に一致検出信号１０４がアクティブにな
るまで読み出し制御信号１０１がアクティブになる度に
書き込み制御信号１０３をアクティブにし、修飾テーブ
ル５による２４ビツトアドレスレジスタ３の内容変更は
行わずに１６ビツトカウントレジスタ１の内容を１減算
し、２４ビツトアドレスレジスタ３の内容を１加算する
という処理のみを実行する。

これら一連の動作を繰り返すことにより、このメモリア
ドレス制御回路は一定バイト数毎に転送されるデータの
内容を参照し、転送先アドレスを変更しながらデータ転
送処理を実行する。そして、最後に、１６ビツトカウン
トレジスタ１の内容が’ｏｏｏｏ、”になると、１６ビ
ツトカウントレジスタ１のゼロ信号１１１がアクティブ
となりタイミング制御回路７をリセットする。かくして
、再度ＤＭＡサイクル信号１０２がアクティブになるま
で、読み出し制御信号１０１上にはパルス信号が出力さ
れない。

次に、以上の動作をディスクコントロールシステムに適
用する場合のデータ構造とその動作を説明する。

ここでは、ディスクの１トラツク３２セクタ、各セクタ
を２５６バイトとし、最初のアドレスにセクタ番号（”
００）１”、　”０１Ｍ”、　”０２Ｈ”　・・’ＩＢ
　Ｍ”、　”ＩＦ、”）を、残りの２５５バイトに転送
データを記録しておく。

読み出し制御信号１０１の最初のパルスにより、以下の
ような一連の動作を実行する。即ち、ｉ、物理的に最初
に読取り可能なセクタを読み込む。

ｉｉ、１６ビツトカウントレジスタ１を’２０００．”
にセットする。

ｉｉｉ　、　　このセクタの最初のデータをラッチする
。このデータがセクタ番号であるが、修飾テーブル５の
アドレスを参照することにより、転送先アドレスを決定
し、２４ビツトアドレスレジスタ３に人力する。このと
き、該データはＤＭＡ転送することなしに破棄する。

ｉｖ、次に、１６ビツトカウントレジスタ１を１減算し
次のデータをラッチする。このデータをメモリ等にＤＭ
Ａ転送し、２４ビツトアドレスレジスタ３を１加算する
。

ｖ、ｉｖの操作を繰り返し１６ビットカウントレジスタ
１の下位８ビツトの内容が゛旧□″となり、データをメ
モリ等にＤＭＡ転送した時点で１セクタの転送が終了す
る。

ｖ１１次に１６ビツトカウントレジスタ１を１減算する
と下位８ビツトの内容がＩＱＱＨＩ＋となるので、ｉｉ
ｉの操作に移る。

ｖｊ、　　ｉｉｉからｖｉの操作が１６ビツトカウント
レジスタ１の内容が’００００Ｍ”になるまで、即ち３
２回繰り返されると１トラック分のデータがメモリ等に
ＤＭＡ転送される。

以上のように、ディスクコントロールシステムにおいて
は、各セクタの最初にセクタ論理位置に関するデータを
付加することにより、自動的に各セクタのデータを論理
的な順番となるようにメモリ上に転送すると共に、セク
タの論理位置に関するデータをメモリ上に転送せずに自
動的に破棄することができる。

尚、本実施例において、カウントレジスタ、比較レジス
タを１６ビツトレジスタ、アドレスレジスタを２４ビツ
トレジスタ、データバスを８ビツトバス、アドレスバス
を２４ビツトバス、修飾テーブルの容量を８×２４ビツ
トとしたが、他の適切な構成によっても実現できること
はいうまでもない。また、各レジスタの初期値、修飾テ
ーブルの内容、比較レジスタの比較ビット位置も本実施
例に制限されるものではない。

実施例２ 第３図は本発明の他の実施例のシステム構成を示すブロ
ック図である。尚、本実施例の装置は、第１実施例にお
いて第１図に示した装置と基本的な構成は同じであり、
第１図に示した装置における装飾テーブル５を後述する
データラッチ５０に置き換えたものである。従って、こ
の装置の第１図の装置に対応する要素には、第１図の参
照番号の末桁に０゛′を付加した参照番号を付与してい
る。

この装置は、データバス１０５０を介して互いに接続さ
れたカウントレジスタ１０と、データラッチ５０とアド
レスレジスタ３０とを備えている。ここで、１６ビツト
カウントレジスタ１０は、その内容を１減算するカラン
）Ｍ算器２０と相互に接続されており、また、２４ビツ
トアドレスレジスタ３０は、その内容を１減算または１
加算するアドレス加減算器４０と相互に接続されている
。また、８ビツトデータラツチ５０はラッチしたデータ
をアドレスレジスタ３０へ出力する。

更ニ、カウントレジスタ１０は、８ビツト比較レジスタ
６０に接続されており、この８ビツト比較レジスタ６０
は、保持している値の一部１６ビツトカウントレジスタ
ｌの内容の一部とを比較する。

また、この比較レジスタ６０は、ＤＭＡコントローラが
バスマスクとなってＤＭＡ転送中であることを示すＤＭ
Ａサイクル信号１０２０を入力されてＤＭＡサイクル中
にデータ転送のための読み出し制御信号を出力するタイ
ミング制御回路７０の制御の下に動作する。ここで、タ
イミング制御回路７０の出力は、更に、書き込み制御回
路８０にも人力されており、書き込み制御回路８０は、
比較レジスタ６０の比較結果に応じて転送データをメモ
リに書き込むタイミングを指示する書き込み制御信号１
０３０を出力する。

尚、１６ビツトカウントレジスタ１の内容が’００００
．”となったときには、ゼロ信号１１１０がタイミング
制御回路７０に出力される。

次に本実施例の動作について説明する。但し、本実施例
では各レジスタの初期値として次の値、即ち、１６ビツ
トカウントレジスタ１０には’　２０００　、”、２４
ビツトアドレスレジスタ３０には’８０００００．”、
８ビツト比較レジスタ６０には’Ｄｏ、’“を与えてお
く。

ＤＭＡサイクル信号１０２０がアクティブになり、タイ
ミング制御回路７０により読み出し制御信号１０１０上
にパルス信号が出力されると、最初のパルスにより８ビ
ツト比較レジスタ６０の比較動作が指示される。このと
き、１６ビツトカウントレジスタ１０の最下位ビットか
ら下位８ビツトめまでの８ビツトの内容は”００ｕ″′
であるので、一致検出信号１０４０がアクティブとなる
。

一致検出信号がアクティブになると、８ビツトデークラ
ツチ５０が８ビツト幅データバス１０５０上のデータを
ラッチし、８ビット幅データバス１０９０上に出力する
。８ビット幅データバス１０９０上のデータは２４ビツ
トアドレスレジスタ３０の下位９ビツトめから下位１６
ビツトめまでに入力される。８ビツトデークラツチ５０
により最初にラッチされたデータの内容が”　Ｉ　Ｅ　
Ｈ”の場合、２４ビツトアドレスバス１１００の内容は
′″８０１ＥＯＯＨ”となる。

書き込み制御回路８０は、第１実施例の書き込み制御回
路８と同様に、読み出し制御信号１０１０がアクティブ
になった後に一致検出信号１０４０がアクティブになっ
た場合には書き込み制御信号１０３０をアクティブにし
ない。即ち、このデータはメモリ等にＤＭＡ転送される
ことがない。

以下、第１実施例と同様の動作が行われる。尚、本実施
例は第１実施例の修飾テーブル５を８ビツトデークラツ
チ５０に置き換えた構成となっているため、より小規模
なハードウェアで実現。

発明の詳細 な説明したように、本発明に係るメモリアドレス制御回
路は、データ転送中に転送されるデータの内容により自
動的に転送先アドレスを変更し、更に、アドレス変更の
ために用いたデータを転送しないで自動的に破棄する機
能を有している。

従っテ、例エバディスクコントロールシステムに適用し
た場合は、１トラツク上のデータをセクタの論理的な順
番に依存せずに物理的に最初に読取り可能なセクタから
順次読み取る方式を採用してディスク回転待ち時間を小
さくすると共に、ホストシステムが介入することなしに
、ディスクより読み取ったデータを自動的に論理的な順
番にメモリ上に転送し、更に転送先アドレスの変更のた
めに用いられたデータがホストシステムに不要な場合は
このデータを自動的に破棄する。

即ち、ホストシステムに負担をかけることなく、最小の
処理時間でデータ転送処理を行うことができる。換言す
れば、ホストシスムは、データ読み取りが終了した後に
メモリ上のデータを並べ換える必要がないので、ディス
クからの読取りデータに対するホストシステムのアクセ
ス時間を短縮することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例のシステム構成を示すブロ
ック図であり、 第２図は、第１図に示したシステムのレジスタおよび装
飾テーブルの内容を示す図であり、第３図は、本発明の
他の実施例のシステム構成を示すブロック図であり、 第４図は、従来のメモリアドレス制御回路を用いたディ
スクコントロールシステムのデータ読み取り結果の一例
を示す図である。 〔主な参照番号〕 １．１０・・・ ２．２０・・・ ３．３０・・・ ４．４０・・・ ５・・・・・ ５０・・・・・ ６．６０・・・ カウントレジスタ、 カウント減算器、 アドレスレジスタ、 アドレス加減算器、 修飾テーブル、 データラッチ、 比較レジスタ、 ７．７０・　・　・　・ ８．８０・　・　・　・ １０１、１０１０・　・　・ ｉｏ２．１０２０・　・　・ １０３、１０３０・　・　・ １０４、１０４０・　・　・ １０５、１０５０・　・　・ １０６、１０８．１０６０・ １０７、１０９．１０７０・ １０８０、１０９０　　・　・ １１０．１１００　　　・　・ １１１．１１１０・　・　・ ・タイミング制御回路、 ・書き込み制御回路、 ・読み出し制御信号、 ・ＤＭＡサイクル信号、 ・書き込み制御信号、 ・一致検出信号、 ・データバス、 ・１６ビツトバス、 ・２４ビツトバス、 ・８ビツトバス、 ・アドレスバス、 ・カウントレジスタのゼロ信号

Claims (1)

1. 【特許請求の範囲】 データ転送処理を実行するデータ処理装置であって、 転送すべきデータの転送量をカウントする計数回路と、
   転送先メモリのデータ格納アドレスを演算するアドレス
   演算回路と、メモリへのデータ書き込み制御信号を出力
   する書き込み制御信号出力回路と、該データの転送先で
   のアドレスを生成するために必要な値を保持する保持回
   路と、該保持回路に保持された値と該計数回路の出力と
   を比較する比較回路と、該比較回路の比較結果に応じて
   該データのうちの一方を取り込むデータラッチ回路と、
   該比較回路の比較結果と該データラッチ回路のラッチし
   たデータとの内容に従って該アドレス演算回路の出力を
   変換する変換回路と、該データラッチ回路のデータ取り
   込みに同期して該書き込み信号を制御する制御回路とを
   備え、 転送するデータの内容により自動的に転送先アドレスを
   変更し、更に、アドレス変更のために用いたデータを、
   必要に応じて破棄する機能有することを特徴とするメモ
   リアドレス制御回路。