JPH0266658A - メモリ保護回路 - Google Patents
メモリ保護回路Info
- Publication number
- JPH0266658A JPH0266658A JP63217077A JP21707788A JPH0266658A JP H0266658 A JPH0266658 A JP H0266658A JP 63217077 A JP63217077 A JP 63217077A JP 21707788 A JP21707788 A JP 21707788A JP H0266658 A JPH0266658 A JP H0266658A
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- Japan
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- write
- memory
- address
- data
- signal
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- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、計算機システムのメモリへの書込み方式に
関するもので９例えばａｍのエラーによりプログラム暴
走等が発生しｆＣｔｌＪ合においても、指定し九メモリ
のアドレスへ誤ったデータの書き込みを防止できる書き
込み保護回路忙関するものである。
関するもので９例えばａｍのエラーによりプログラム暴
走等が発生しｆＣｔｌＪ合においても、指定し九メモリ
のアドレスへ誤ったデータの書き込みを防止できる書き
込み保護回路忙関するものである。
従来、メモリへのデータ書込みエラーを防止するｔめの
１つの方法として第４図に示す回路が６つ几。図におい
てｊｌ）はＣＰ ＴＴ、 （２ａ） 〜（２ｎ） は
。
１つの方法として第４図に示す回路が６つ几。図におい
てｊｌ）はＣＰ ＴＴ、 （２ａ） 〜（２ｎ） は
。
各々１にのアドレス空間を有する書込み可能なメモリ、
＋３１はメモＩＪ （２８）〜（２ｎ）の何れを選択す
るかを決定するアドレスデコーダ＊ Ｃ８Ｏ〜（８ｎ
はチップセレクト信号、（４）は書込み可能なメモリで
構成されチップセレクト信号ａｓｏ−％−Ｃ！Ｓｎで選
択されるメモ！Ｊ （２ａ）〜（２ｎ）の何れを書込み
秦正にするかを決定するチップ書込み保護回路、 Ａ
Ｏ〜Ａｍはアドレス。
＋３１はメモＩＪ （２８）〜（２ｎ）の何れを選択す
るかを決定するアドレスデコーダ＊ Ｃ８Ｏ〜（８ｎ
はチップセレクト信号、（４）は書込み可能なメモリで
構成されチップセレクト信号ａｓｏ−％−Ｃ！Ｓｎで選
択されるメモ！Ｊ （２ａ）〜（２ｎ）の何れを書込み
秦正にするかを決定するチップ書込み保護回路、 Ａ
Ｏ〜Ａｍはアドレス。
Ｄｏ〜Ｄ１５ けデータ、Ｍｌ！：ＭＹはａｐｔＴ（１
）から出力されるメモリライト信号、（５）はハイレベ
ルでメモ＋Ｊ（２ａ）〜（２ｎ）への書き込みを禁止す
る書込み保護信号、（６）はメモリライト信号ＭＥＭＷ
を書込み保護信号（５）Ｋよって開閉するゲート回路、
ＭＹはメモＩＪ （２ａ）〜（２ｎ）へのメモリライト
信号、（７）は書込み禁止領域へ書込み動作を行つ九時
のエラー信号。
）から出力されるメモリライト信号、（５）はハイレベ
ルでメモ＋Ｊ（２ａ）〜（２ｎ）への書き込みを禁止す
る書込み保護信号、（６）はメモリライト信号ＭＥＭＷ
を書込み保護信号（５）Ｋよって開閉するゲート回路、
ＭＹはメモＩＪ （２ａ）〜（２ｎ）へのメモリライト
信号、（７）は書込み禁止領域へ書込み動作を行つ九時
のエラー信号。
工ＯＷはチップ書込み保護回路（４）へ各メモＩＪ（２
ａ）〜（２ｎ）を書込み可能とするか素止にするかをデ
ータＤｏ を用いて設定するライト信号である。第５図
は、チップ書込み保護回路（４）の内容を示した例であ
り、アドレスＡ１０−ＡＩＨによってアドレスデコーダ
（３）が出力するチップセレクト信号Ｃ８Ｏ〜Ｃ８ｎに
対応して書込み保護信号（５）が０．１．１．・・・の
順に格納されている状態を示す。なお第５図中で書込み
保護信号（５）が０の場合は、該当するメモリ（２日）
〜（２ｎ）へのデータ書込みを可能とし、１の場合は、
データ書込みを素止するように機能する。
ａ）〜（２ｎ）を書込み可能とするか素止にするかをデ
ータＤｏ を用いて設定するライト信号である。第５図
は、チップ書込み保護回路（４）の内容を示した例であ
り、アドレスＡ１０−ＡＩＨによってアドレスデコーダ
（３）が出力するチップセレクト信号Ｃ８Ｏ〜Ｃ８ｎに
対応して書込み保護信号（５）が０．１．１．・・・の
順に格納されている状態を示す。なお第５図中で書込み
保護信号（５）が０の場合は、該当するメモリ（２日）
〜（２ｎ）へのデータ書込みを可能とし、１の場合は、
データ書込みを素止するように機能する。
次に動作について説明する。ａ Ｐ Ｕ ！１）けメモ
リ（２ａ）〜（２ｎ）のメモリ空間に格納されているプ
ログラムを順次リードし、このプログラムの命令に基づ
いて該当する演算を実行する。
リ（２ａ）〜（２ｎ）のメモリ空間に格納されているプ
ログラムを順次リードし、このプログラムの命令に基づ
いて該当する演算を実行する。
この演算結果は一般的にメモリ（２ａ）〜（２ｎ）の何
れかに格納される。しかし、この格納アドレスがプログ
ラム領域の場合や、長期保存が必要なデータ空間などの
場合には、これを検出しメモリライト信号ＭＥＭＷをケ
ート回路（６）によって禁止するさ共に、書込みエラー
が発生し九としてエラー信号（））を０ＰＵｆｌ）Ｋ送
る動作をする。
れかに格納される。しかし、この格納アドレスがプログ
ラム領域の場合や、長期保存が必要なデータ空間などの
場合には、これを検出しメモリライト信号ＭＥＭＷをケ
ート回路（６）によって禁止するさ共に、書込みエラー
が発生し九としてエラー信号（））を０ＰＵｆｌ）Ｋ送
る動作をする。
この動作手順としては先づｃ ｐ Ｕ ［１）からメモ
リ（２ａ）〜（２ｎ）の書き込みアドレスを示すアドレ
スＡＯ〜Ａｍが出力される。このアドレスＡＱ〜Ａｍの
下位アドレスＡＯ〜Ａ９は各ＩＫアドレスから構成さ、
ｈるメモリ（２ａ）〜（２ｒｌ）の全てに共通的に供給
される。上位アドレスＡ１０ ””” Ａｍ はアドレ
スデコーダ（３）知送られチップセレクト信号Ｏ８ｏ〜
Ｃ８ｎの何れか１つをローレベルにしメモＩＪ（２ａ）
〜（２ｎ）の内の１つを選択する。また上位アドレスＡ
１０〜Ａｍはチップ書込み保護回路ｆ４Ｊ Ｋ Ｉｆｆ
力され第５図に示すマツプから該当する書込み保護信号
（５）を出力させる。この書込み保護信号（５）はゲー
ト回路（６）Ｋ入力され、メモリライト信号ＭＥＭＷを
もし。
リ（２ａ）〜（２ｎ）の書き込みアドレスを示すアドレ
スＡＯ〜Ａｍが出力される。このアドレスＡＱ〜Ａｍの
下位アドレスＡＯ〜Ａ９は各ＩＫアドレスから構成さ、
ｈるメモリ（２ａ）〜（２ｒｌ）の全てに共通的に供給
される。上位アドレスＡ１０ ””” Ａｍ はアドレ
スデコーダ（３）知送られチップセレクト信号Ｏ８ｏ〜
Ｃ８ｎの何れか１つをローレベルにしメモＩＪ（２ａ）
〜（２ｎ）の内の１つを選択する。また上位アドレスＡ
１０〜Ａｍはチップ書込み保護回路ｆ４Ｊ Ｋ Ｉｆｆ
力され第５図に示すマツプから該当する書込み保護信号
（５）を出力させる。この書込み保護信号（５）はゲー
ト回路（６）Ｋ入力され、メモリライト信号ＭＥＭＷを
もし。
書込み保護信号（５）が０の時はメモリライト信号ＭＹ
として出力し、０ＰＵｆｌｌから出力されるデータＤＱ
−Ｄ１５ を該当するメモリ（２ａ ） 〜（２ｎ
）に書き込む。１の時はゲート回路（６）Ｋよってメモ
リライト信号Ｍｌ！！ＭＹは出力禁止され、エラー信号
（７）が出力される。
として出力し、０ＰＵｆｌｌから出力されるデータＤＱ
−Ｄ１５ を該当するメモリ（２ａ ） 〜（２ｎ
）に書き込む。１の時はゲート回路（６）Ｋよってメモ
リライト信号Ｍｌ！！ＭＹは出力禁止され、エラー信号
（７）が出力される。
なお第５図のマツプは処理の実行前にライト信号工ＯＷ
によって作成しておくが、処理の実行状況によって適宜
変更が可能である。
によって作成しておくが、処理の実行状況によって適宜
変更が可能である。
〔発明が解決しようとするｆｉＦ［）
従来のメモリ保護回路は以上のようにＷＩ＃されていｔ
ので、チップセレクト信号（Ｓｏ−ａＳｎの単位でしか
メモリへの書込み保護ができなかった。
ので、チップセレクト信号（Ｓｏ−ａＳｎの単位でしか
メモリへの書込み保護ができなかった。
このｔめ各メモリ（２ａ）〜（２ｎ）内で保護を要する
アドレスと不要なアドレスとに分離することができない
という課題があつ九。
アドレスと不要なアドレスとに分離することができない
という課題があつ九。
この発明は上記のような課題を解消するため洗なされ九
もので、メモリ（２ａ）〜（２ｎ）のチップ単位でな（
各メモＩＪ （２ａ）〜（２ｎ）を構成する１アドレス
単位でメモリ書込み保護ができるようにすることを目的
とする。
もので、メモリ（２ａ）〜（２ｎ）のチップ単位でな（
各メモＩＪ （２ａ）〜（２ｎ）を構成する１アドレス
単位でメモリ書込み保護ができるようにすることを目的
とする。
この発明に係るメモリ保護回路はメモＩＪ（２ａ）〜（
２ｎ）の１アドレス単位で書込み可能か、：４Ｆ込み素
止かをＯＰ Ｕ ！１）の指示によって自由に設定でき
るアドレス書込み保護回路及びデータセレクタを付加し
、ＣＰＵｆｌ）から出力されたメモリアドレスによって
アドレス書込み保！１ｉ５１路から出力される書込み禁
とデータに基づいて、ＣＰＵ（１１から出力されるメモ
リライト信号Ｍ Ｋ Ｍ Ｗをゲート回路１Ｇ）によっ
てメモリ（２８）〜（２ｎ）に出力するか否かを決定で
きるようにしｔものである。
２ｎ）の１アドレス単位で書込み可能か、：４Ｆ込み素
止かをＯＰ Ｕ ！１）の指示によって自由に設定でき
るアドレス書込み保護回路及びデータセレクタを付加し
、ＣＰＵｆｌ）から出力されたメモリアドレスによって
アドレス書込み保！１ｉ５１路から出力される書込み禁
とデータに基づいて、ＣＰＵ（１１から出力されるメモ
リライト信号Ｍ Ｋ Ｍ Ｗをゲート回路１Ｇ）によっ
てメモリ（２８）〜（２ｎ）に出力するか否かを決定で
きるようにしｔものである。
この発明だおけるメモリ保護回路は、１アトＬ／ス呻位
でメモリ（２ａ）〜（２ｎ）への書込み保護ができるよ
うにし比ことで、同一のメモリチップ内に書込み保護す
るアドレスと保護しないアト°レスを共存させることが
できる。
でメモリ（２ａ）〜（２ｎ）への書込み保護ができるよ
うにし比ことで、同一のメモリチップ内に書込み保護す
るアドレスと保護しないアト°レスを共存させることが
できる。
以下、この発明の一実施例を〔Δについて説明する。
第１図において、（８）はＯＰ Ｕ ｆｌ）から各メモ
リ（２ａ）〜（２ｎ）の１アドレス単位で書込み保護の
設定ができるアドレス書込み保護回路である。この例で
は８ビツトのデータ長で２ のアドレス空間を有する
書込み可能なメモリで構成されている。
リ（２ａ）〜（２ｎ）の１アドレス単位で書込み保護の
設定ができるアドレス書込み保護回路である。この例で
は８ビツトのデータ長で２ のアドレス空間を有する
書込み可能なメモリで構成されている。
わ。〜７は書込み禁止データであり、アドレスＡ３〜Ａ
ｍの各ベクトル値に対し第２図の例のようにアドレス書
込み保護回路（８）に格納されている。
ｍの各ベクトル値に対し第２図の例のようにアドレス書
込み保護回路（８）に格納されている。
この数値は０ＰＵ（１）のライト信号工ＯＷ及びデータ
ＤＱ −Ｄ７によって任意に変更できる。
ＤＱ −Ｄ７によって任意に変更できる。
（９）はアドレスＡＯ〜Ａ２によって書込み禁止データ
わ０〜ＶＤ７の何れを選択するかを決めるデータセレク
タである。
わ０〜ＶＤ７の何れを選択するかを決めるデータセレク
タである。
第３図は第２図のアドレスＡ５〜Ａｍが全てＯの場合に
おけるアドレスＡｏ−％−Ａ２の各組合せ時に出力され
る書込み保護信号（５）の例を示す。
おけるアドレスＡｏ−％−Ａ２の各組合せ時に出力され
る書込み保護信号（５）の例を示す。
なお第２図中の書込み禁止データｗＤＯ〜ＶＤ７が１の
時メモリ（２ａ）〜（２ｎ）の該当するアドレスへの書
込みが禁止される。
時メモリ（２ａ）〜（２ｎ）の該当するアドレスへの書
込みが禁止される。
次に動作について説明する。
Ｃ！ Ｐ Ｕ ｆｌ）はメモリ（２ａ）〜（２ｎ）にデ
ータＤｏ〜Ｄ１５を書き込むにあ几りアドレスＡＯ〜Ａ
ｍを出力する。下位アドレスＡＯ〜Ａ９けメモリ（２ａ
）〜（２ｎ）に共通的に供給され、各メモリ（２ａ）〜
（２ｎ）内の該当アト°レスを指定する。上位アドレス
Ａ１０〜Ａｍ はアドレスデコーダ（３）によシブコー
ドされ次チップセレクト信号ａｓｏ−０８Ｈの何れか１
つをローレベルＥＬＭ当するメモリ（２ａ）〜（２ｎ）
の１つを選択する。これと同時にアドレスＡ３〜Ａｍは
アドレス書込み保護回路（８）に入力され該当する書込
み禁止データわ。〜ＷＩ）７が第２図に従って出力され
る。この書込み禁止データＶＤ。〜ＷＤ７はデータセレ
クタ（９）に入力されアドレス勧〜Ａ２によって第３図
に示す書込み保護信号（５）が出力される。
ータＤｏ〜Ｄ１５を書き込むにあ几りアドレスＡＯ〜Ａ
ｍを出力する。下位アドレスＡＯ〜Ａ９けメモリ（２ａ
）〜（２ｎ）に共通的に供給され、各メモリ（２ａ）〜
（２ｎ）内の該当アト°レスを指定する。上位アドレス
Ａ１０〜Ａｍ はアドレスデコーダ（３）によシブコー
ドされ次チップセレクト信号ａｓｏ−０８Ｈの何れか１
つをローレベルＥＬＭ当するメモリ（２ａ）〜（２ｎ）
の１つを選択する。これと同時にアドレスＡ３〜Ａｍは
アドレス書込み保護回路（８）に入力され該当する書込
み禁止データわ。〜ＷＩ）７が第２図に従って出力され
る。この書込み禁止データＶＤ。〜ＷＤ７はデータセレ
クタ（９）に入力されアドレス勧〜Ａ２によって第３図
に示す書込み保護信号（５）が出力される。
この選択され九！つの書込み保護信号（５）が、 ０
ＰＴＩ（りで指定し九アドレスＡＯ〜Ａｍに該当するア
ドレスへデータ書込みを行うか否かを決定する信号とな
る。この書込み保陣信号（５）はゲート回路１６） Ｉ
ｃ ｌｉｔ力されもし、この書込み保護信号（５）がＯ
の時はメモリライト信号ＭＹを出力し、盲の時はメモリ
ライト信号ＭＹを素止して、エラー信号（７）を出力す
る。
ＰＴＩ（りで指定し九アドレスＡＯ〜Ａｍに該当するア
ドレスへデータ書込みを行うか否かを決定する信号とな
る。この書込み保陣信号（５）はゲート回路１６） Ｉ
ｃ ｌｉｔ力されもし、この書込み保護信号（５）がＯ
の時はメモリライト信号ＭＹを出力し、盲の時はメモリ
ライト信号ＭＹを素止して、エラー信号（７）を出力す
る。
また、上記実施例ではｃｐｔｙのメモリへの書込み保護
について説明し念が、メモリに変えて入出力装置に適用
できると共に重要なデータの読み出し禁止等にも同様の
効果を有する。
について説明し念が、メモリに変えて入出力装置に適用
できると共に重要なデータの読み出し禁止等にも同様の
効果を有する。
以上のように、この発明によれば従来のメモリチップ単
位の書込み保護方式に変えてメモリの１アドレス単位で
書込み保護ができるようにし九ことで１メモリチップ内
部にランダムに書込み保護領域を構成できる効果がある
。
位の書込み保護方式に変えてメモリの１アドレス単位で
書込み保護ができるようにし九ことで１メモリチップ内
部にランダムに書込み保護領域を構成できる効果がある
。
第１図〜第３図はこの発明の一実施例を示す図。
第４図及び第５図は従来の回路例を示す図である。
（１）はＣＰ Ｕ、 （２ａ） 〜（２ｎ）はメモリ
、（３）はアドレスデコーダ、（４）はチップ書込み保
護回路、（５）は書込み保護信号、ｆ６）はゲート回路
、（８）はアドレス書込み保護回路、（９）はデータセ
レクタである。 なお図中、同一符号は同一、又は相当部分を示す。
、（３）はアドレスデコーダ、（４）はチップ書込み保
護回路、（５）は書込み保護信号、ｆ６）はゲート回路
、（８）はアドレス書込み保護回路、（９）はデータセ
レクタである。 なお図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 計算機システムにおいて、プログラムに従つて演算及び
制御を実行するＣＰＵ、プログラム及び演算結果を格納
するメモリ、複数メモリの内の何れのメモリを選択する
かを決定するアドレスデコーダ、メモリの１アドレス単
位で書込み可能もしくは書込み禁止かをＣＰＵの指示に
よつて任意に設定できるアドレス書込み保護回路、ＣＰ
Ｕから設定されたメモリアドレスによつてアドレス書込
み保護回路から出力される書込み禁止データに従つてＣ
ＰＵから出力されるメモリへの書込み信号をメモリに伝
送するか否かを判定するゲート回路から構成され、メモ
リ空間の任意のアドレスに対して書込みを個別に禁止で
きることを特徴とするメモリ保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63217077A JPH0266658A (ja) | 1988-08-31 | 1988-08-31 | メモリ保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63217077A JPH0266658A (ja) | 1988-08-31 | 1988-08-31 | メモリ保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0266658A true JPH0266658A (ja) | 1990-03-06 |
Family
ID=16698470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63217077A Pending JPH0266658A (ja) | 1988-08-31 | 1988-08-31 | メモリ保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0266658A (ja) |
-
1988
- 1988-08-31 JP JP63217077A patent/JPH0266658A/ja active Pending
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