JPH0262057B2 - - Google Patents
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- Publication number
- JPH0262057B2 JPH0262057B2 JP60255091A JP25509185A JPH0262057B2 JP H0262057 B2 JPH0262057 B2 JP H0262057B2 JP 60255091 A JP60255091 A JP 60255091A JP 25509185 A JP25509185 A JP 25509185A JP H0262057 B2 JPH0262057 B2 JP H0262057B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- branch
- decoder
- flip
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Logic Circuits (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】
〔概要〕
ジヨセフソン・デコーダ回路のアドレス数はゲ
ート上のコントロールラインの本数で決まり、ジ
ヨセフソン接合上に形成できる本数は現状では３
〜４本程度である。そのため、多数のアドレスに
対するデコーダ回路を構成するため、電流転送型
フリツプフロツプ一段で構成したOR型デコーダ
回路の前後に、並列接続によるOR型の電流フリ
ツプフロツプ回路を追加する。
ート上のコントロールラインの本数で決まり、ジ
ヨセフソン接合上に形成できる本数は現状では３
〜４本程度である。そのため、多数のアドレスに
対するデコーダ回路を構成するため、電流転送型
フリツプフロツプ一段で構成したOR型デコーダ
回路の前後に、並列接続によるOR型の電流フリ
ツプフロツプ回路を追加する。
本発明はジヨセフソン集積回路に係り、ORゲ
ートを用いた多入力デコーダ回路に関する。
ートを用いた多入力デコーダ回路に関する。
従来、電流転送型フリツプフロツプによるデコ
ーダ回路はANDゲートを用いて構成していたが、
本出願人は特願昭59−096137号において、ORゲ
ートを用いて構成したデコーダ回路を提起した。
ーダ回路はANDゲートを用いて構成していたが、
本出願人は特願昭59−096137号において、ORゲ
ートを用いて構成したデコーダ回路を提起した。
ORゲートを用いる場合は、入力がいくら大き
くてもかまわないため、動作マージンが大きくな
り、回路構成上極めて有利であり、また信号線と
は別のコントロールラインに直流オフセツト電流
を流すことにより、磁気バイアスをかけ動作点を
調節することにより高速動作が可能となる。
くてもかまわないため、動作マージンが大きくな
り、回路構成上極めて有利であり、また信号線と
は別のコントロールラインに直流オフセツト電流
を流すことにより、磁気バイアスをかけ動作点を
調節することにより高速動作が可能となる。
しかしながら、この場合も前記のように多入力
化は困難である。
化は困難である。
最近、メモリの高集積化にともないデコーダの
アドレス数も増え、デコーダ回路の多入力化が要
望されるようになつてきた。
アドレス数も増え、デコーダ回路の多入力化が要
望されるようになつてきた。
第２図は従来例のORゲートを用いて構成した
ジヨセフソン・デコーダ回路の回路図である。
ジヨセフソン・デコーダ回路の回路図である。
この回路は、ド・モルガンの定理に従い、出力
ループ側にアドレスの補信号を入力し、結果的に
アドレスのAND出力を得るものである。
ループ側にアドレスの補信号を入力し、結果的に
アドレスのAND出力を得るものである。
図は、例えば３アドレス入力Ａ，Ｂ，Ｃによつ
て８（23＝８の組み合わせ）出力を選ぶ３−to−
８デコーダを示す。
て８（23＝８の組み合わせ）出力を選ぶ３−to−
８デコーダを示す。
図において、デコーダは８個の電流転送型フリ
ツプフロツプFF１〜FF８よりなつている。
ツプフロツプFF１〜FF８よりなつている。
各フリツプフロツプは第１の分枝と第２の分枝
からなり、第１の分枝２１のゲート２３はORゲ
ートである。各フリツプフロツプのORゲート２
３にはそれぞれ＋＋〜Ａ＋Ｂ＋Ｃのコント
ロール信号が与えられる。これによりＡ，Ｂ，Ｃ
の３入力が決まると、デコーダからは１出力だけ
がでる。
からなり、第１の分枝２１のゲート２３はORゲ
ートである。各フリツプフロツプのORゲート２
３にはそれぞれ＋＋〜Ａ＋Ｂ＋Ｃのコント
ロール信号が与えられる。これによりＡ，Ｂ，Ｃ
の３入力が決まると、デコーダからは１出力だけ
がでる。
リセツトは第２の分枝２２にあるゲート２４に
リセツト信号Ｒを加えて行う。
リセツト信号Ｒを加えて行う。
デコーダの出力信号は第１の分枝２１から取り
出す。
出す。
このようなOR型デコーダでは、ジヨセフソ
ン・ゲートの構造上、フリツプフロツプ１段で４
入力程度が限度である。
ン・ゲートの構造上、フリツプフロツプ１段で４
入力程度が限度である。
従来のOR型デコーダ回路では、アドレス数は
ゲート上のコントロールライン数で決まり、多数
のアドレスに対するデコーダ回路を構成すること
は困難であつた。
ゲート上のコントロールライン数で決まり、多数
のアドレスに対するデコーダ回路を構成すること
は困難であつた。
例えば、６−to−64デコーダでは６本のコント
ロールラインが必要となり、このことはジヨセフ
ソン素子作製上極めて困難である。
ロールラインが必要となり、このことはジヨセフ
ソン素子作製上極めて困難である。
上記問題点の欠点は、２入力以上の（OR）ゲ
ートを含む電流転送型フリツプフロツプの多段接
続回路よりなり、終段電流転送型フリツプフロツ
プ１は、第１分枝にオアゲートを、第２分枝にリ
セツトゲートを有し、出力を第１分枝より取り出
し、一個以上の前段電流転送型フリツプフロツプ
２，３は、第１分枝にオアゲートを、第２分枝に
リセツトゲートを有し、出力を第２分枝より取り
出し、該出力を終段電流転送型フリツプフロツプ
１のオアゲートに与える構成を有する本発明によ
る多入力ジヨセフソン・デコーダ回路により達成
される。
ートを含む電流転送型フリツプフロツプの多段接
続回路よりなり、終段電流転送型フリツプフロツ
プ１は、第１分枝にオアゲートを、第２分枝にリ
セツトゲートを有し、出力を第１分枝より取り出
し、一個以上の前段電流転送型フリツプフロツプ
２，３は、第１分枝にオアゲートを、第２分枝に
リセツトゲートを有し、出力を第２分枝より取り
出し、該出力を終段電流転送型フリツプフロツプ
１のオアゲートに与える構成を有する本発明によ
る多入力ジヨセフソン・デコーダ回路により達成
される。
本発明は電流（転送型）フリツプフロツプ回路
１段で構成したOR型デコーダ回路の前段に、１
個以上の電流フリツプフロツプ回路を追加するこ
とにより多入力のOR型デコーダを実現するもの
である。
１段で構成したOR型デコーダ回路の前段に、１
個以上の電流フリツプフロツプ回路を追加するこ
とにより多入力のOR型デコーダを実現するもの
である。
第１図は本発明のORゲートを用いて構成した
多入力ジヨセフソン・デコーダ回路の回路図であ
る。図は、例えば６アドレス入力A0，A1，A2，
A3，A4，A5によつて64（26＝64の組み合わせ）出
力を選ぶ６−to−64デコーダを示す。
多入力ジヨセフソン・デコーダ回路の回路図であ
る。図は、例えば６アドレス入力A0，A1，A2，
A3，A4，A5によつて64（26＝64の組み合わせ）出
力を選ぶ６−to−64デコーダを示す。
１個のORゲートには３個のアドレス入力が与
えられるとする。
えられるとする。
最初に、前段の２個の電流フリツプフロツプに
それぞれアドレス信号0，1，2、および3，
A4，5を与え、それぞれの出力を終段の電流フ
リツプフロツプのORゲートに与える。
それぞれアドレス信号0，1，2、および3，
A4，5を与え、それぞれの出力を終段の電流フ
リツプフロツプのORゲートに与える。
デコーダの出力を終段の電流フリツプフロツプ
１のORゲート側の分枝から取り出すと、 A0・A1・A2・A3・A4・A5 が得られる。すなわちA0〜A5のすべてが“１”
であるとき、この出力は“１”となり、この分枝
が選択される。
１のORゲート側の分枝から取り出すと、 A0・A1・A2・A3・A4・A5 が得られる。すなわちA0〜A5のすべてが“１”
であるとき、この出力は“１”となり、この分枝
が選択される。
同様に、前段の２個の電流フリツプフロツプ
２，３に、それぞれアドレス信号A0，A1，A2，
A3，A4，A5を与え、それぞれの出力を終段の電
流フリツプフロツプ１のORゲートに与える。
２，３に、それぞれアドレス信号A0，A1，A2，
A3，A4，A5を与え、それぞれの出力を終段の電
流フリツプフロツプ１のORゲートに与える。
デコーダの出力を終段の電流フリツプフロツプ
のORゲート側の分枝から取り出すと、 0，1，2，3，4，5 が得られる。すなわち0〜5のすべてが“１”
であるとき、この出力は“１”となり、この分枝
が選択される。
のORゲート側の分枝から取り出すと、 0，1，2，3，4，5 が得られる。すなわち0〜5のすべてが“１”
であるとき、この出力は“１”となり、この分枝
が選択される。
以下同様にして異なる64の組み合わせを構成す
れば、６−to−64デコーダ回路が構成できる。
れば、６−to−64デコーダ回路が構成できる。
終段の電流フリツプフロツプのORゲートに、
さらにA6＋A7＋A8をあたえれば、さらに拡張さ
れて９−to−152のデコーダが構成できる。
さらにA6＋A7＋A8をあたえれば、さらに拡張さ
れて９−to−152のデコーダが構成できる。
一般に、ORゲートの入力数をｎ、前段の電流
フリツプフロツプ回路の段数をｍとすると、ｘ＝
n(m+1)とおけば、ｘ−to−2xのOR型デコーダを構
成できる。
フリツプフロツプ回路の段数をｍとすると、ｘ＝
n(m+1)とおけば、ｘ−to−2xのOR型デコーダを構
成できる。
以上詳細に説明したように本発明によれば、前
段の電流フリツプフロツプ回路の数を増加させる
ことにより、アドレス数を増加することができ、
多入力のOR型デコーダの構成を可能とする。
段の電流フリツプフロツプ回路の数を増加させる
ことにより、アドレス数を増加することができ、
多入力のOR型デコーダの構成を可能とする。
第１図は本発明のORゲートを用いて構成した
多入力ジヨセフソン・デコーダ回路の回路図、第
２図は従来例のORゲートを用いて構成したジヨ
セフソン・デコーダ回路の回路図である。 図において、１は終段の電流フリツプフロツ
プ、２，３は前段の電流フリツプフロツプであ
る。
多入力ジヨセフソン・デコーダ回路の回路図、第
２図は従来例のORゲートを用いて構成したジヨ
セフソン・デコーダ回路の回路図である。 図において、１は終段の電流フリツプフロツ
プ、２，３は前段の電流フリツプフロツプであ
る。
Claims (1)
- 【特許請求の範囲】 １ ２入力以上のオア（OR）ゲートを含む電流
転送型フリツプフロツプの多段接続回路よりな
り、 終段電流転送型フリツプフロツプ１は、第１分
枝にオアゲートを、第２分枝にリセツトゲートを
有し、出力を第１分枝より取り出し、 １個以上の前段電流転送型フリツプフロツプ
２，３は、第１分枝にオアゲートを、第２分枝に
リセツトゲートを有し、出力を第２分枝より取り
出し、該出力を終段電流転送型フリツプフロツプ
１のオアゲートに与える構成を有する ことを特徴とする多入力ジヨセフソン・デコーダ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25509185A JPS62116018A (ja) | 1985-11-15 | 1985-11-15 | 多入力ジヨセフソン・デコ−ダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25509185A JPS62116018A (ja) | 1985-11-15 | 1985-11-15 | 多入力ジヨセフソン・デコ−ダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62116018A JPS62116018A (ja) | 1987-05-27 |
| JPH0262057B2 true JPH0262057B2 (ja) | 1990-12-21 |
Family
ID=17273997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25509185A Granted JPS62116018A (ja) | 1985-11-15 | 1985-11-15 | 多入力ジヨセフソン・デコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62116018A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5341060A (en) * | 1976-09-27 | 1978-04-14 | Hitachi Plant Eng & Constr Co Ltd | Process for treating waste water |
-
1985
- 1985-11-15 JP JP25509185A patent/JPS62116018A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62116018A (ja) | 1987-05-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |