JPH0267654A - メモリシステム - Google Patents
メモリシステムInfo
- Publication number
- JPH0267654A JPH0267654A JP22013588A JP22013588A JPH0267654A JP H0267654 A JPH0267654 A JP H0267654A JP 22013588 A JP22013588 A JP 22013588A JP 22013588 A JP22013588 A JP 22013588A JP H0267654 A JPH0267654 A JP H0267654A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- bank
- banks
- interleaving
- address
- Prior art date
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- Pending
Links
- 238000012545 processing Methods 0.000 abstract description 4
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプロセッサ及びメモリを内在する計算
機又は制御装置のメモリシステムに関し、特にパーソナ
ルコンピュータやワードプロセッサ等のメモリシステム
に関する。
機又は制御装置のメモリシステムに関し、特にパーソナ
ルコンピュータやワードプロセッサ等のメモリシステム
に関する。
従来、メモリの高速アクセスの一制御方法としてインタ
リーフ方式がある。これは２ないし４さらには偶数個の
メモリバンクを交互にアクセスする事により、アクセス
タイムの長い低速なメモリを使用しても高速なメモリア
クセスを実現する方式である。すなわち、連続するメモ
リアクセスにおいて、あるバンクへアドレスストローブ
信号を出力してからデータが出力（又は入力）されるま
での時間に別のバンクへ次のアドレスを出力し、アクセ
スタイムを重複させる事により処理能力を向上させる方
式である。又、アドレッシングにより例えば同じ４個の
バンクを有するシステムにおいても、第４図（ａ）に示
すように各バンクを４の剰余によってアドレッシングす
る方法と、同図（ｂ）に示すように２の剰余によってア
ドレッシングする方法があり、前者を４ウェイインタリ
ーフ、後者を２ウェイインタリーフと呼ぶ。
リーフ方式がある。これは２ないし４さらには偶数個の
メモリバンクを交互にアクセスする事により、アクセス
タイムの長い低速なメモリを使用しても高速なメモリア
クセスを実現する方式である。すなわち、連続するメモ
リアクセスにおいて、あるバンクへアドレスストローブ
信号を出力してからデータが出力（又は入力）されるま
での時間に別のバンクへ次のアドレスを出力し、アクセ
スタイムを重複させる事により処理能力を向上させる方
式である。又、アドレッシングにより例えば同じ４個の
バンクを有するシステムにおいても、第４図（ａ）に示
すように各バンクを４の剰余によってアドレッシングす
る方法と、同図（ｂ）に示すように２の剰余によってア
ドレッシングする方法があり、前者を４ウェイインタリ
ーフ、後者を２ウェイインタリーフと呼ぶ。
前述した従来の方式では、バンク単位でペアを作りイン
タリーフを行っているので、たとえば３バンク構成のシ
ステムでは１バンクだけ通常のアクセスしかできないア
ドレス領域が存在してしまい、この領域にロー１へされ
たプログラムを実行するような場合には処理速度が落ち
るという欠点がある。これは２進数を基礎とする計算機
においては３の剰余に基くバンク分けを必要とする３ウ
ェイのインタリーフか原理的に不可能である事に帰因す
る。
タリーフを行っているので、たとえば３バンク構成のシ
ステムでは１バンクだけ通常のアクセスしかできないア
ドレス領域が存在してしまい、この領域にロー１へされ
たプログラムを実行するような場合には処理速度が落ち
るという欠点がある。これは２進数を基礎とする計算機
においては３の剰余に基くバンク分けを必要とする３ウ
ェイのインタリーフか原理的に不可能である事に帰因す
る。
本発明のメモリシステムは、２ｎ＋１ （ｎはｎ≧１の
整数）個のバンクを具備したメモリにおいて、それぞれ
のバンクを２個に分割し、２ｎ＋１個のバンク間で２ウ
ェイのインタリーフを行なうようにして構成される。
整数）個のバンクを具備したメモリにおいて、それぞれ
のバンクを２個に分割し、２ｎ＋１個のバンク間で２ウ
ェイのインタリーフを行なうようにして構成される。
第１図は本発明の一実施例のブロック図、第２図は各バ
ンクのメモリマツプである。同図においてメモリシステ
ムは１６ｂｉｔマイクロプロセツサと２５６Ｋｂ ｉ
ｔＤＲＡＭを有する３バンク構成のメモリシステムとを
有している。そしてアドレスバス及びデータバスは３バ
ンク共通である。
ンクのメモリマツプである。同図においてメモリシステ
ムは１６ｂｉｔマイクロプロセツサと２５６Ｋｂ ｉ
ｔＤＲＡＭを有する３バンク構成のメモリシステムとを
有している。そしてアドレスバス及びデータバスは３バ
ンク共通である。
データバスは１６ｂｉｔで、メモリはバンク当り２５６
Ｋ ｂ ｉ ｔ Ｘ １６ ＝ ５１２ Ｋ Ｂ ｙ
ｔ、 ｅの容量を持っており、合計１５３６ＫＢｙｔ
ｅのメモリを有している。
Ｋ ｂ ｉ ｔ Ｘ １６ ＝ ５１２ Ｋ Ｂ ｙ
ｔ、 ｅの容量を持っており、合計１５３６ＫＢｙｔ
ｅのメモリを有している。
ここで１５３６にのアドレスのアドレスラインＡｌ、Ａ
１９．Ａ２０を第３図に示すデコード条件に基いてＡＥ
、 Ａｏ 、 ＢＥ 、 Ｂｏ 、 Ｃａ 、 Ｃ。
１９．Ａ２０を第３図に示すデコード条件に基いてＡＥ
、 Ａｏ 、 ＢＥ 、 Ｂｏ 、 Ｃａ 、 Ｃ。
の６個のパートに分割する。これらのパートを３つのバ
ンク内のどのアドレスにおいても、それに連続するアド
レスが同一バンク内には存在しないようにマツプする。
ンク内のどのアドレスにおいても、それに連続するアド
レスが同一バンク内には存在しないようにマツプする。
この結果が第２図に示したメモリマツプである。
また、このマツプは各バンクへのメモリ制御信号によっ
てなされる。すなわち、パートＡεに含まれるアドレス
が出力された場合にはバンク０の制御信号を、パートＡ
。に含まれるアドレスか出力された場合にはバンク１の
制御信号を出力する。
てなされる。すなわち、パートＡεに含まれるアドレス
が出力された場合にはバンク０の制御信号を、パートＡ
。に含まれるアドレスか出力された場合にはバンク１の
制御信号を出力する。
この回路により、０〜５１１ＫＢのメモリ空間内の連続
するアドレスのメモリアクセスの際にはバンクＯと１の
間でインタリーフを行い、５１２ＫＢ〜１０２３ＫＢの
範囲ではバンク１と２．１０２４ＫＢ〜１５３６ Ｋ
Ｂの範囲ではバンク０と２の間でそれぞれインタリーフ
を行なう。
するアドレスのメモリアクセスの際にはバンクＯと１の
間でインタリーフを行い、５１２ＫＢ〜１０２３ＫＢの
範囲ではバンク１と２．１０２４ＫＢ〜１５３６ Ｋ
Ｂの範囲ではバンク０と２の間でそれぞれインタリーフ
を行なう。
各バンクはそれぞれ５１２に＝２１９バイトの容量を持
つか、最下位のアドレスＡＯはメモリの１バイトアクセ
ス時に使用され、これはメモリの制御回路に入力し制御
信号ラインより入力される。したがって合計１８本のア
ドレスラインが必要であり、かつ２５６ＫＤＲＡＭは９
Ｘ２＝１８本のアドレス入力しかサポートしていない。
つか、最下位のアドレスＡＯはメモリの１バイトアクセ
ス時に使用され、これはメモリの制御回路に入力し制御
信号ラインより入力される。したがって合計１８本のア
ドレスラインが必要であり、かつ２５６ＫＤＲＡＭは９
Ｘ２＝１８本のアドレス入力しかサポートしていない。
一方、１５３６ＫＢのアドレスを表現するには２０本の
アドレスラインが必要であり、前述した理由よりＡＯを
除いたとしても１木のアドレスラインが必要であり、前
述した理由よりＡＯを除いたとしても１本のアドレスラ
インがメモリへ入力不可能となる。しかしながら各バン
ク内で連続するアドレスが存在しないように制御信号を
出力する事によりＡ１ラインの入力も不要となり、メモ
リへはＡ２−Ａ２０の１８本のアドレスを入力すればよ
い。
アドレスラインが必要であり、前述した理由よりＡＯを
除いたとしても１木のアドレスラインが必要であり、前
述した理由よりＡＯを除いたとしても１本のアドレスラ
インがメモリへ入力不可能となる。しかしながら各バン
ク内で連続するアドレスが存在しないように制御信号を
出力する事によりＡ１ラインの入力も不要となり、メモ
リへはＡ２−Ａ２０の１８本のアドレスを入力すればよ
い。
以上説明したように本発明によれば、奇数個のメモリバ
ンクを持つシステムにおいても、そのいかなるアドレス
にロードされたプログラムを実行する場合にもインタリ
ーフアクセスを可能とし、処理能力を向上させる効果が
ある。また、インタリーフを行えるメモリバンク構成及
び容量をより柔軟に設計できるので、用途に見合ったメ
モリ容量を持つシステムの設計も可能となる。
ンクを持つシステムにおいても、そのいかなるアドレス
にロードされたプログラムを実行する場合にもインタリ
ーフアクセスを可能とし、処理能力を向上させる効果が
ある。また、インタリーフを行えるメモリバンク構成及
び容量をより柔軟に設計できるので、用途に見合ったメ
モリ容量を持つシステムの設計も可能となる。
第１図は本発明のメモリシステムの一実施例を示すブロ
ック図、第２図は各メモリバンクにおけるアドレスマツ
プ、第３図はメモリ制御の為のデコード条件を示す説明
図、第４図は従来のインタリーフ方式を示す説明図であ
る。
ック図、第２図は各メモリバンクにおけるアドレスマツ
プ、第３図はメモリ制御の為のデコード条件を示す説明
図、第４図は従来のインタリーフ方式を示す説明図であ
る。
Claims (1)
- ２ｎ＋１（ｎはｎ≧１の整数）個のバンクを具備したメ
モリにおいて、それぞれのバンクを２個に分割し、２ｎ
＋１個のバンク間で２ウェイのインタリーフを行なうこ
とを特徴とするメモリシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22013588A JPH0267654A (ja) | 1988-09-01 | 1988-09-01 | メモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22013588A JPH0267654A (ja) | 1988-09-01 | 1988-09-01 | メモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0267654A true JPH0267654A (ja) | 1990-03-07 |
Family
ID=16746450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22013588A Pending JPH0267654A (ja) | 1988-09-01 | 1988-09-01 | メモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0267654A (ja) |
-
1988
- 1988-09-01 JP JP22013588A patent/JPH0267654A/ja active Pending
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